Устройство автоматической подстройки частоты

 

Изобретение относится к радиотехнике . Цель изобретения - повышение & стродействия. Устройство содержит делитель 1 частоты с переменным козф, деления, кодозадаюпий блок 2, частотный детектор 3, опорный генератор (г) 4, интерационный вычислительный блок 5, преобразователь 6 код - найряжение, перестраиваемый Г 7, смеситель 8, умножитель 9 частоты, к.пюч 10, счетчик 11, блок 2 сравнения кодов, регистр I3 последовательных приближений , формирователь 14 импульсов, триггеры 15 и 20, элемент И 16, дополнительный счетчик 17, дешифратор 18, элемент ИЛИ 19. 1 ил., 1 табл. 1ЧЭ со 00 со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1,5114 Н 03 L 7/!8

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ.(21) 3920909/24-09 (22) 15.04.85 (46) 23.03.87. Бюл.В 11 (72) В.Л .Кузнецов и N.Ô.Çåëåíûé (53) 621,396,662(088,8) (56) Авторское свидетельство СССР

11 657575, кл. Н 03 L 7/00, 1976, (54 ) УСТРОЙСТВО ABTOMATH×EÎKÎÉ ПОДСТРОЙКИ ЧАСТОТЫ (57) Изобретение относится к радиотехнике. Цель изобретения — повышение быстродействия. Устройство содержит

„„SU„„1298915 А1 делитель 1 частоты с переменным коэф. деления, кодозадающий блок 2, частотный детектор 3, опорный генератор (Г) 4, интерационный вычислительный блок 5,преобразователь 6 код †.напряжение, перестраиваемый Г 7, смеситель

8, умножитель 9 частоты, ключ 1О, счетчик 11, блок 12 сравнения кодов, регистр 13 последовательных приближений, формирователь 14 импульсов, триггеры 15 и 20, элемент И 16, г зполнительный счетчик 17, дешифратор

18, элемент ИЛИ 19, 1 ил,, 1 табл.

1298915

Изобретение относится к радиотехнике и может использоваться в устройствах синтеза частот и управления частотой перестраиваемого генератора.

Цель изобретения — повышение 5 быстродействия.

На чертеже представлена структурная электрическая схема предлагаемого устройства.

Устройство содержит делитель 1 частоты с переменным коэффициентом деления (ДПКД), кодозадающий блок

2, частотный детектор (ЧД) 3, опорный генератор (ОГ) 4, итерационный вычислительный блок ИВБ 5, преобразователь 6 код — напряжение (ПКН), перестраиваемый генератор 7 (ПГ), .смеситель 8, умножитель 9 частоты, ключ 10, .счетчик 11, блок 12 сравнения кодов, регистр 13 последовательных приближаний, формирователь 14 импульсов, первый триггер 15, элемент

И 16, дополнительный счетчик 17, дешифратор 18, элемент ИЛИ 19, второй триггер 20, Устройство работает следующим образом, Величина управляющего напряжения на выходе ПКН 6 может принимать и фиксированных значений, 30

Число и обычно выбирается исходя из требуемой точности подстройки

М ПГ 7

25 и = 1пг. 1.(Е -Е )/af ) + 1, где f и f - соответственно

Мсек а мин мак сим аль н ая и минимальная частоты

int(...)- операция взятия целой части чис-;

; 40 ла, заключенного в скобки, Б соответствии с выбранным значением и число двоичных разрядов ИВБ

5 выбирается равным п = 1пс(1о0 n ) + 1

В статическом . режиме частота

50 сигнала на выходе ПГ 7 равна

=Е N+ f Ð+

ВЫХ ош где f, — частота ОГ 4;

N - коэффициент деления ДПКД 1, 55 который устанавливается кодозадающим блокoM 2;

Р— коэффициент умножения умножителя 9;.

f — величина абсолютной г огрешОи> ности частоты HE . npE Вышаю= щая требуемой точности подстройки Af.

На ЧД 3 поступают сигналы, частоты которых отличаются на величину

f„„ /N. Это значение погрешности не превышает величину частотной зоны нечувствительности ЧД 3, которая выбирается равной дЕ/N

В этом случае на выходе ЧД имеется постоянный уровень напряжения, в регистре 13 сохраняется код, соответствующий требуемой рабочей частоте, триггеры 15 и 20 находятся в состояниях, при которых сигналы с выходов AI 4 и смесителя 8 не проходят соответственно через элемент И !6 и ключ 10 на входы дополнительнсго счетчика !7 и счетчика 11 °

При смене кода частоты в ксдозадающем блоке 2 происходит изменение коэффициента деления ДПКД 1 и частотная ошибка между сравниваемыми в ЧД

3 сигналами превысит величину зоны его нечувствительности, В результате на выходе ЧД 3 скачком изменится уровень постоянного напряжения, на стартовом входе ИВБ 5, следствием является появление импульса на выходе формирователя 14 — начинается процесс подстройки. Настройка ПГ 7 осуществляется за m циклов, каждый из которых состоит из (тактов измерения двух дополнительных тактов, Максимальное число циклов m onpe/ деляется количеством разрядов регистра 13 (log и) + 1

После появления импульса на выходе формирователя 14 начинается первый цикл подстройки, Число тактов измерения в каждом цикле зависит от требуемой точности подстройки

af и частоты Е, поступающей на тактовый вход итерационного вычислительного блока 5

1 = inttf,/аЕ 1+ 1

Импульс с выхода преобразователя

14 устанавливает первый триггер 15 в единичное состояние, разрешая тем самым прохождение импульсов ОГ 4 через элемент И 16 на вход дополни! 2989 тельного счетчика 17, и устанавливает дополнительный счетчик 17 и регистр

3 в нулевое состояние. Емкость дополнительного счетчика 17 выбирается равной h = f. + 2 ° 5

Дешифратор 18 осуществляет преобразование кода дополнительного счетчика 17 в трехразрядный позиционный код на своих выходах в соответствии г с таблицей истинности .

Число храня- Выходы дешифратора 18 щееся в дополнительном счетчике 17!

Н вЂ” 15

20

0 (+2

Таким образом, во время первого такта на первом выходе дешифратора

18 формируется сигнал логической единицы, который производит установку счетчика 11 в нулевое состояние, При переходе к второму такту перепад сигнала из "1" в "О" на первом выходе дешифратора записывает ".1" в m-й старший разряд регистра 13 на первом цикле счета, а на 1-м цикле счета— в (m-!+I)-й разряд регистра 13.

В течение последующих f тактбв на втором выходе дешифратора 1 8 формируется сигнал единичного уровня, который замыкает ключ 10 и разрешает40 прохождение выходного сигнала смесителя 8 на вход счетчика 11. B течение этого времени производится измерение частоты выходного сигнала смесителя

8 путем заполнения счетчика 11. За 45 время последнего (1+2) такта производится сравнение кода, накопленного к моменту окончания счета счетчиком

11 М = МI. с кодом на выходе кодозадающего блока 2 М„„ с учетом масштабного множителя t.. .На этом такте при появлении сигнала 1 на третьем выходе {ешифратора 18 второй триггер

20 устанавливается в нулевое состоя- 1 ние, размыкая тем самым ключ 10.

По результатам сравнения кодов в бло- . ке сравнения кодов возможны три варианта: М = М„„; И ) М„„„; И (М„„

На этом заканчивается очередной цикл счета, который заканчивается вынесением решения о наличии частс тной ошибки и изменением (в случае необходимости) кода, хранящегося н регистре 13.

При M =- М„„, на первом информационном выходе блока !2 сравнения кодов формируется сигнал логической единицы, на втором — нуль, который поступает на соответствующий вход регистра 13 и производит остановку вычислений, поскольку уже в первом цикле определена кодовая комбинация управления в регистре 13, соответствующая отклонению частоты ПГ 7 от заданной на величину, не превышающую допустимую. Этот же сигнал проходит через элемент ИЛИ 13 и устанавливает первый триггер 15 в нулевое состояние, запрещая прохождение импуль сов с ОГ 4 через элемент И 16 на вход дополнительного счетчика 17, При М М сигнал логической

Чае единицы формируется на втором информационном выходе (на первом — нуль) блока 12 сравнения кодов, поступает на соответствуюший вход регистра 13 и осуществляет коррекцию кода реги— стра 13 — сброс в состояние "O" старшег6 разряда регистра 13 на первом цикле счета и (m-i+1)-го разряда на i-м цикле счета.

При И М„„ на обоих выходах информационного блока 12 сравнения кодов имеются сигналы логического нуля и корректировки кода в регистре

l3 не происходит, поскольку для уменьшения частотного рассогласования необходимо увеличить управляющее напряжение с выхода ПКН 6.

После окончания (1+2)-го такта заканчивается i-й цикл подстройки, в результате которого определено значение (m-i+1) — ro разряда регистра

13. Определение значения разрядов регистра в ходе подстройки частоты происходит от старших разрядов к младшим.

Далее процесс подстройки повторяется в соответствии с описанным алгоритмом либо до окончания цикла, на котором будет зафиксировано равенство кодов, либо до завершения всех циклов.

Максимальное время поиска кодовой комбинации, соответствующей заданной частоте ПГ 7, равно и = m(I+2)/f

1298915

Составитель A. Кабанов

Редактор А. Козориз Техред М.Ходанич Корректор Е.Рошко

Тираж 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д.4/5

Заказ 898/59

Производственно-полиграфическое предприятие, г,Ужгород, ул.Проектная,4 формул а изобретения

Устройство автоматической подстройки, частоты, содержащее последо/ вательно соединенные делитель частоты с переменным коэффициентом деления, к управляющим входам которого подключены выходы кодозадающего блока, частотный детектор, к другому входу которого подключен опорный генератор, итерационный вычислительный блок, преобразователь код — напряжение и перестраиваемый генератор, о т .и и ч а ю щ е е с. я тем, что, с целью повышения быстродействия, в него введены смеситель, включенный между выходом перестраиваемого генератора и входом делите-! ля с переменным коэффициентом деления, умножитель частоты, включенный между выходом оцорного генератора и вторым входом смесителя, и последо— вательно соединенные ключ, вход которого подключен к выходу смесителя, счетчик и блок сравнения кодов, второй зход которого подключен к выходам кодозадающего блока, первый и второй информационные выходы блока сравнения кодов подключены к первому и второму информационным входам итерационного вычислительного блока, тактовый вход которого соединен с выходом опорного генератора, при этом итерационный вычислительный блок выполнен в виде регистра последовательных приближений, информационные входы которого являются соответственно первым и вторым информационными входами итерационного вычислительного блока, а к стартовому входу которого подключен формирователь импульсов, вход которого является входом итерационного вычисли— тельного блока, а также последовательно соединенных первого триггера, вход установки которого подключен к выходу формирователя импульсов, элемента И, первый вход которого является тактовым входом итерационного вычислительного блока, дополнительного счетчика, вход сброса которого соединен с формирователем импульсов, и дешифратора, первый выход которого подключен к синхровходу регистра

20 последовательных приближений, между выходом "Конец работы" которого и входом "Сброс" первого триггера включен элемент ИЛИ, второй вход которого подключен к первому информационному входу регистра последовательных приближений, а второй и третий выходы дешифратора соединены соответственно с входами установки и сброса второго триггера, при этом управляющий вход ключа и вход сброса счетчика подключены соответствен— но к выходу второго триггера и первому выходу дешифратора итерационного вычиллительного бло35 ка.