Арифметическое устройство

 

Изобретение касается вычислительной техники и может, быть использовано при построении арифметических устройств ЭВМ и специализированных векторно-матричных вычислителей. Цель изобретения - распшрение функциональных возможностей устройства за счет обеспечения вычисления второй разности. Устройство содержит регистры 1-5, регистр результата 6, комбинационный сумматор 7, преобразователь многорядного кода в двухрядный 8, элементы И 9-12 и триггер 13. Устройство выполняет операции сложения и умножения и вычисления второй разности . Использование устройства в автономном режиме позволяет генерировать дискретные значения различных функций одной переменной, например последовательность .чисел Фибоначчи, При Построении вычислительных сред, реализующих алгоритмы конечно-разностными методами, можно решать дифференциальные системы алгебраических уравнений , вычислять приближенными методами полиномы и функции, моделировать перемещения в пространстве любой размерности. 3 ил. i (Л со о Ol О5 О5 ю SO

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А2 (19) (11) (51) 4 G 06 F 7/38

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 711570 (2i) 3995009/24-24 (22) 24 .12.85 (46) 23.04.87. Бюл. N - 15 (72) В.Е.Козлов (53) 68 1.3(088.8) (56) Авторское свидетельство СССР

И - 711570, кл. G 06 F 7/38, 1978. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение касается вычислительной техники и может быть использовано при построении арифметических устройств 3ВМ и специализированных векторно-матричных вычислителей.

Цель изобретения — расширение функци— ональных возможностей устройства за счет обеспечения вычисления второй разности. Устройство содержит регистры 1-5, регистр результата 6, комбинационный сумматор 7, преобразователь многорядного кода в двухрядный

8, элементы И 9-12 и триггер 13. Устройство выполняет операции сложения и умножения и вычисления второй разности. Использование устройства в автономном режиме позволяет генерировать дискретные значения различных функций одной переменной, например последовательность. чисел Фибоначчи.

При построении вычислительных сред, реализующих алгоритмы конечно-разностными методами, можно решать дифференциальные системы алгебраических уравнений, вычислять приближенными мето«Ж дами полиномы и функции, моделировать перемещения в пространстве любой размерности. 3 ил, 1 130566

Изобретение относится к вычисли" тельной технике, может быть использовано при построении арифметических устройств ЭВМ и специализированных векторно-матричных вычислителей и является усовершенствованием устройства по авт. св. И 711570.

Цель изобретения — расширение. функциональных возможностей устройства за счет обеспечения вычисления второй 10 разности.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 — структурная схема преобразователя многорядного кода для слу- 15 чая разрядности операндов и = 3; на фиг. 3 — процесс преобразования многорядного кода в двухрядный и однорядный.

Устройство (фиг, 1) содержит пер- 20 вый 1 второй 2, третий 3, четвертый

4 и пятый 5 регистры, регистр 6 результата, комбинационный сумматор

7, преобразователь 8 многорядного кода в двухрядный, первый 9, второй

10, третий 11 и четвертый 12 элементы И и триггер 13.

Преобразователь многорядного кода (фиг. 2) содержит и + 1 известных одноразрядных трехвходовых сумматоров 14.

Выходы регистров 1 и 6 подключены к соответствующим входам сумматора

7, выход которого соединен с входом регистра б, младший разряд которого подключен к знаковому разряду регистра 2, первые входы элементов И 9-12 подключены соответственно к прямому и инверсному выходам знакового разряда регистра 6, вторые входы элементов И 9 и 11, 10 и 12 соединены соответственно с инверсным и прямым выходами знакового разряда регистра выходы элементов И 9 и 10, 11 и 45

12 подключены соответственно к входам установки триггера 13 в единичное и нулевое состояния, Т-вход триггера

13 подключен к инверсному выходу сигнала переноса сумматора 7, а выход триггера 13 — к знаковому разряду регистра б.

К входам регистров 3-5 подключены входы третьего, четвертого и пятого операндов соответственно, а их выходы соединены соответственно с первым, вторым и третьим входами преобразователя 8, первая группа выходов которого соединена с входом первого

2 2 операнда, образуя узел МОНТАЖНОЕ ИЛИ, выход которого подключен к входу регистра 1, а вторая группа выходов соединена с входом второго операнда и выходом сумматора 7, образуя также узел МОНТАЖНОЕ ИЛИ.

В пределах преобразователя 8 шина

i-ro разряда первого входа (i = 1, n) соединена с первым входом (i+1)— го сумматора 14, шина i-ro разряда второго и третьего входов — с вторым и третьим входами i-ro сумматора 14 соответственно, выходы сумм j-x (3 = 1,...,п) и выходы переносов К-х (K = 2,...,п+1) сумматоров 14 подключены соответственно к первой и второй группам выходов преобразователя 8.

Устройство функционирует под действием управляющих сигналов (не показаны) . В качестве операндов используются двоичные числа с фиксированной запятой в дополнительном коде.

При выполнении операций сложения и умножения работа устройства не отличается от известного устройства.

Перед началом сложения в регистры

1 и 6 записываются слагаемые. Если знаковые разряды регистров 1 и б совпадают, триггер 13 устанавливается в нулевое, иначе — в единичное состояние

Содержание триггера 13 инвертируется, если при сложении возникает перенос из старшего разряда сумматора 7.

При этом знаковый разряд регистра б результата и содержимое триггера .13 не совпадают, что является признаком переполнения разрядной сетки. !

Перед началом умножения триггер

13 и регистр 6 устанавливаются в нулевое состояние. B регистр 1 засылается множимое, в регистр 2 — множитель. Умножение осуществляе1 ся последовательным суммированием частичных произведений. В каждом такте умножения анализируется младший разряд регистра 2. Если он равен единице, содержимое регистра 1 складывается в сумматоре 7 с содержимым регистра б, где накапливается сумма частичных произведений. При арифметическом сдвиге вправо на один разряд младшие разряды регистра 6 переходят в старшие разряды регистра 2. После и-го сдвига в случае равенства единице знакового разряда множителя, перемещенного в младший разряд регистра 2, осуществляется коррекция результата: инвертированное содержимое регистра 1, 13056

62 4 второй разности, что расширяет функциональные возможности ° При задании программы обмена информацией между регистрами 3 — 5 (коммутации регистрОВ и задания начальных значений 4, В д ) вычисление второй разности паз— ноляет в автономном режиме геHpрировать дискретные значения различных функций одной переменной„например последовательность чисел Ф боначчи.

При построении вычислительных сред, реализующих алгоритмы конечно †разностньпы методами, можно решать дифференциальные системы алгебраических уравнений, вычислять приближенными методами полино;.ni и функции, моделировать перемещения н пространстве любой раз— увеличенное на единицу, суммируется с содержимым регистра 6. В итоге н регистре 6 содержатся старшие, а в регистре 2 — младшие разряды произведения. 5

Перед началом вычисления второй разности = 28 — с +d регистры

1, 2 и 6 и триггер 13 устанавливаются в нулевое состояние ° В регистры

3-5 засыпаются операнды 2В, - d., д 10 соответственно, образующие на входе преобразователя 8 трехрядную кодовую матрицу (КМ)у.

Процесс преобразования КМт до двухрядной КМ (фиг, 3), образованной 15 из разрядов сумм S и переносов Р, за один такт работы . одноразрядного сумматора — первый шаг преобра- мерности. зования. Записанные в регистры 1 и

6 соответственно Б и Р подаются íà 20 Ф о р м у л а и з о б р е т е н и я. вход сумматора 7, где за время

= n i (для схемы комбинационного ь з сумматора без ускорения переносов) образуется однорядный код результата т — второй шаг преобразования.

На рисунке точками изображены двоичные разряды кодов соответствующего веса. Рамки окружают разряды, подаваемые на входы сумматора. Номера шагов проставлены возле горизон— тальных линий, Наличие регистров 1 и 6 позволяет организовать работу устройства при вычислении второй разности н конвейерном режиме, Таким образом, предлагаемое устройство, кроме операций сложения и ум ножения, обеспечивает вычисление

Арифметическое устройство по ант. сн. Р 711570, о т л и ч а ю щ е е с я тем, что, с целью расширения функцио25 нальных возможностей за счет ны:исления второй разности, оно содержит третий, четвертый и пятый регистры и преобразователь многорядного кода з двухрядный, причем выходы третьего, 30 четвертого и пятого регистров соединены с первым, вторым и третьим входами преобразователя многорядного кода н двухрядньй, первая группа выходов которого соединена с входом пер35 ного регистра, вторая группа выходов преобразователя многорядного кода в двухрядный соединена с входом регистра результата °

593gf i о о о о1 о $

8/й J о о о ° °

Рие.,>

Составитель О. Березикова

Редактор Н.Рогулич Техред И.Попович Корректор Т.Колб

Заказ 1451/45 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, ц, 4/5

"эоизводстненно-полиграфическое предприятие, г. Ужгород, ул . Проектная, 4