Устройство для контроля параллельного двоичного кода на четность

 

Изобретение относится к вычислительной технике и может быть использовано для обнаружения ошибок при передаче информации в параллельном двоичном коде. Цель изобретения - повышение быстродействия. Устройство содержит регистр 1, дешифратор 2,шифратор 3, группу 4 элементов И, элемент ИЛИ 5, входы 6 информационные, вход 7 стробирующий, выход 8 устройства . Совокупность последовательно соединенных регистра 1, дешифратора 2 и шифратора 3 представляет собой модификатор кода, преобразующий входной код в код с разделенными группами нулей и единиц. В случае любого нечетного модифицированного кода (а значит и проверяемого кода) на выходе 8 устройства присутствует единичный логический сигнал. Цель достигается за счет введения группы элементов И, элемента ИЛИ и соответствующих связей. 1 ил. с (Л / 8 ос о СП 05 ОО 05

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

А3

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOIVIY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3826566/24-24 (22) 17.12.84 (46) 23.04.87. Бюл. Ф 15 (72) В.В. Зуб (53) 681.3(088.8) (56) Авторское свидетельство СССР

Н- 849215, кл. G 06 F 11/08, 1981.

Авторское свидетельство СССР

1Ф 1084800, кл. G 06 F 11/10, 1984. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАРАЛЛЕЛЬНОГО ДВОИЧНОГО КОДА НА ЧЕТНОСТЬ (57) Изобретение относится к вычислительной технике и может быть использовано для обнаружения ошибок при передаче информации в параллельном двоичном коде. Цель изобретения — повьппение быстродействия. Устройство

„.SU„„1305686

< 11 4 С 06 Р 1 1 / 1 0 содержит регистр 1, дешифратор 2,шифратор 3, группу 4 элементов Н, элемент ИЛИ 5, входы 6 информационные, вход 7 стробирующий, выход 8 устройства. Совокупность последовательно соединенных регистра 1, дешифратора 2 и шифратора 3 представляет собой модификатор кода, преобразующий входной код в код с разделенными группами нулей и единиц. В случае любого нечетного модифицированного кода (а значит

> и проверяемого кода) на выходе 8 устройства присутствует единичный логический сигнал. Цель достигается эа счет введения группы элементов И, элемента ИЛИ и соответствующих связей. ф

1 ил.

1305686

Формула изобретения

Составитель И. Иваныкин

Техред А. Кравчук

Корректор И. Муска

Редактор Г. Гербер

Заказ 1453/47 Тираж 673

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.,д. 4/5

Подписное

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

Изобретение относится к вычислительной технике и может быть использовано для обнаружения ошибок при передаче информации в параллельном двоичном коде. 5

Целью изобретения является повышение быстродействия, На чертеже изображено предлагаемое устройство.

Устройство содержит регистр 1, де- 10 шифратор 2, шифратор 3, группу 4 элементов И, элемент ИЛИ 5, входы 6 информационные, вход 7 стробирующий, выход 8 устройства.

Устройство работает следующим образом, В исходном состоянии регистр 1 находится в нулевом состоянии.

После записи кода с информационных входов 6 устройства в регистр 1 на вход 7 устройства подается импульс, поступающий на стробирующий вход дешифратора 2,и разрешает этим модификацию входного кода.

Модифицированный код содержит количество нулей и единиц, равное количеству нулей и единиц входного кода, причем нули сгруппированы и отделены от группы единиц.

Например, если на вход 6 устройст- 30 ва поступает код 01101011, то на выходе дешифратора 3 присутствует модифицированный код 00011111.

В случае нечетного модифицированного кода (а значит,и проверяемого 35 кода) единичный логический сигнал присутствует на выходе одного из элементов И группы 4 и на выходе элемента ИЛИ 5. При этом на выходе 8 ycòройства присутствует единичный логический сигнал — признак нечетности проверяемого кода.

В случае четного модифицированного кода (а значит, и четного проверяемого кода) на выходах элементов И группы 4 присутствует нулевой логический сигнал и на выходе 8 устройства также присутствует нулевой логический сигнал — признак четности проверяемого кода.

Устройство для контроля параллельного двоичного кода на четность,содержащее регистр, дешифратор, шифратор, причем входы шифратора соединены с выходами дешифратора, входы которого соединены с выходами регистра, входы которого являются информационными входами устройства, стробирующий вход которого соединен со стробирующим входом дешифратора, о т л и ч а ю— щ е е с я тем„, что, с целью повышения быстродействия, в него введены группа из n/2 (где n — разрядность проверяемого кода) элементов И и элемент ИЛИ, причем нечетные выходы шифратора соединены с прямыми входами соответствующих элементов И группы, а четные выходы шифратора соединены инверсными входами соответствующих элементов И группы, выходы элементов

И которой соединены с входами элемента ИЛИ, выход которого является выходом устройства.