Комбинационный сумматор

 

Изобретение относится к вычислительной технике и может быть использовано для параллельного суммирова- .ния многоразрядных двоичных чисел. Цель изобретения - расширение функциональных возможнЬстей за счет способности суммировать числа, представленные в двоичных избыточных минимальной и оптимальной системах счисления при сохранении работоспособности с числами , представленными в кодб Фибоначчи и традиционной системе счисления . Комбинационный сумматор в каждом разряде содержит одноразрядный сумматор, четыре элемента И, пять элементов ИЛИ. 2 ил 00 о 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (511 4 С 06 F 7/49

/ g

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н АBTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3983705/24-24 (22) 03 ° 12,85 (46) 15.05,87. Вюл, 9 18 (72) А. В, Ткаченко, В. В. Дудкин и О. П. Гриб (53) 681.325.5(088,8) (56) Авторское свидетельство СССР

9 981993, кл. G 06 F 7/49, 1981.

Авторское свидетельство СССР

У 570896, кл. G 06 F 7/49. 1975.

I (54) КОМБИНАЦИОННЬ111 СУММАТОР (57) Изобретение относится к вычислительной технике и может быть использовано для параллельного суммирова.ния многоразрядных двоичных чисел. Цель изобретения — расширение функциональных возможнЬстей за счет способности суммировать числа, представленные в двоичных избыточных минимальной и оптимальной системах счисления при сохранении работоспособности с числами, представленными в коде "Фибоначчи" и традиционной системе счисления. Комбинационный сумматор в каждом разряде содержит одноразрядный сумматор, четыре элемента И, пять элементов ИЛИ. 2 ил.

1 131

Изобретение относится к вычислительной технике и может быть использовано для параллельного суммирования многоразрядных двоичных чисел.

Цель изобретения — расширение функциональных возможностей за счет суммирования чисел, представленных в двоичной избыточной минимальной и оптимальной системах счисления, при сохранении суммирования чисел, представленных в коде Фибоначчи и традиционной двоичной системе счисления °

На фиг. 1 изображена функциональная схема комбинационного сумматора; на фиг, 2 — функциональная схема логического узла °

Комбинационный сумматор содержит (фиг, 1) в каждом разряде одноразрядный сумматор 1, логический узел 2, вход 3 соответствующего разряда операнда, вход 4 соответствующего разряда второго операнда, выход 5 суммы соответствующего разряда, выход 6 переноса соответствующего разряда, вход 7 разрешения суммирования чисел, представленных в кодах Фибоначчи сумматора, вход 8 разрешения суммирования в минимальной и оптимальной системах счисления сумматора.

Логический узел (фиг. 2) содержит входы 9 — 11 логического узла, входы

12 — 15 соответственно переноса из (К+1)-ro, (К-2)-го, (К-З)-ro, (К-5)го разрядов, четыре элемента И 16

19, и пять элементов ИЛИ 20 — 24.

Любое натуральное число А в двоичной минимальной системе счисления представляется в виде многочлена и

A =, ж.,q, (1)

1=1 где g; e. {0 1)

О, при i< О,.

g(i) = 1, при О i <1, (2) 1(1-2)+ (i-3), при i > 1.

Значение р (i+1) является мощностью и-разрядного минимального и (и+1)-разрядного кода Фибоначчи.

Минимальная система счисления предполагает наличие не менее 4-х нулей после "1", (это вытекает из выражения (2)), что определяет обнаружающие и корректирующие свойства информации, представленной в этой системе счисления.

Предлагаемый способ сложения осно ван на соотношении

y(i)+q(i ) =111(1.+1)+111(-3)+С11(1-5), (3) 0 при ic. О; (5) P (i) = $ P(i-2)+P(i-3)+1, при i » О.

Особенностью представления в двоичной оптимальной системе счисления

45 является строго определенное число нулей между логическими единицами (6) 1 «Ее 2, где Z — количество нулей.

В силу тОгО, чтО ОснОвную ННАор мационную нагрузку несут веса, g (i), P(i) используются для построения чисел, то операции сложения аналогичны минимальной системе счисления.

55 Одноразрядный су атор I предназ начен для суммирования разрядов слагаемых и сигнала переноса, поступающих на его вход и выдачи значения суммы данного разряда на выходную

0808 2

Правило сложения следовательно имеет вид

0+0 =: 01

О+1 =. 11 (4)

5 1+О =-1;

1+1 =: 1000101.

Анализ выражения (3) позволяет предположить, что операция сложения будет протекать с появлением промежуточных сумм в ряде случаев.

Учитывая, что в минимальной системе счисления минимальная форма представления чисел предполагает наличие после каждой единицы не ме- нее четырех нулей, видно, что сигналы переносов в (i+1)-й (i-3)-й разряды осуществляются беспрепятственно, возможное наличие единицы в (i-5)-м разряде приводит к необходимости появления промежуточных сумм в ряде случаев, Следовательно, алгоритм сложения чисел, представленных в минимальной системе счисления, имеет следующий вид„

1. Образование промежуточной суммы и сигнала переноса.

2, Суммирование промежуточной суммы и сигнала переноса.

3, Повторение пунктов 1 и 2 до тех пор, пока промежуточная сумма не станет эквивалентна окончательной, о чем свидетельствует нулевой сигнал переноса, Представление чисел в двоичной оптимальной системе счисления производится также в виде многочлена, но для этой цели, кроме выражения (2), используется и выражение

1310808 4 для кодов Фибоначчи:

I = avS

II = cv3 (8)

III =a5vc, для двоичных минимальной и оптимальной систем счисления:

I - =а Б

II = eve vw;

III = аБчсек

Устройство работает следующим образом.

При функционировании в традиционной двоичной системе счисления на входы 7 и 8 устройства подан "0".

Это приводит к тому, что логический узел 2 реагирует на сигналы на входах слагаемых и входе переноса иэ младшего разряда. На входы одноразрядного сумматора 1 поступают сигналы в соответствии с выражением (7), Сигналы разрядов слагаемых поступают в логическом узле 2 на входы элемента И 16 и ИЛИ 21, с выхода последнего — на вход одноразрядного сумматора 1, Элемент И 16 в зависимости от значений разрядов слагаемых формирует сигнал на третий вход одноразрядного сумматора. Сигнал переноса из младшего разряда беспрепятственно проходит на вход одноразрядного устройства.

Элементы И 17 — 19 заперты "0" на входах 7 и 8 устройства.

Следовательно, сигнал переноса, распространяясь с выхода однораз.рядного сумматора i-го разряда в (1+1)-й, (i-2)-й, (1-3)-й (i 5)-й разряды, на входе логического узла оказывает влияние только в (i+1)-м разряде. Алгоритм функционирования зависит от выражения, описывающего операцию сложения в традиционной двоичной системе счисления.

1г()+y(i) =@+1).

При функционировании устройства с числами в коде Фибоначчи "1" подается .на вход 7, это приводит к следующей перенастройке архитектуры логического узла 2 каждого разряда.

Алгоритм функционирования узла виден из выражения (8), вытекающего иэ следующего соотношения, описывающеro операцию сложения единичных разрядов двух слагаемых (9) са на выход, шину 5 и сигнала переноса иэ данного разряда в соседние по выходной шине 6.

Логический узел 2 предназначен для формирования из сигналов слагаемых и нескольких сигналов переноса (для чисел Фибоначчи имеем 2 сигнала переноса из (i-I)-ro и (i+2) † раз— рядов, для минимальной и оптимальной систем счисления — 3 сигнала перено- !0 са из (i-1)-го, (i+3)-ro и (i+5)-го разрядов) входных сигналов для одноразрядного сумматора 1 в соответствии с выражениями (8) и (9).

Первая шина 7 управления предназ- !5 начена для разрешения функционирования комбинационного сумматора с числами, представленными в кодах Фибоначчи, вторая шина 8 управления— для работы комбинационного сумматора 20 в двоичных минимальной и оптимальной системах счисления, Элементы И 16 и ИЛИ 21 предназначены для организации функционирования узла при работе в традиционной 25 системе счисления, передачи входных значений слагаемых и сигнала переноI

Элементы ИЛИ 22 и И 17 служат для 30 формирования выходных сигналов при функционировании в кодах Фибоначчи.

Элементы ИЛИ 24 и 20, И 18 и 19 организуют выходные сигналы при работе в двоичной минимальной и опти- 35 мальной системах счисления, Логический узел имеет шесть входных шин 3,4,12 — 15 (обозначим их соответственно а,E,c,),8,+; и три вы- 40 ходных 9 — 11 — соответственно I, II

H III.

Входные шины 3,4,12 — 15 подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому входам логического узла (фиг. 1), выходные шины 16 — 18 — к первому, второму, третьему выходам.

Количество выходных шин определено схемной особенностью одноразрядного сумматора, а количество входных шин арифметическими операциями сложения в рассматриваемых системах счисления.

Для традиционной системы счисления на выходных шинах будут следующие логические функции:

I =avS

II =с; (7)

=ab, V(i)+y(i) =V(i+1)+y(i-2) .

Сигналы, приходящие на входы логического узла, проходят на его выходы. !310808

Значение сигналов

S Р переноса

000

0 0

1 0

00 1

0 переноса

0 0

1 0

1 0

10

В данном случае на выходной шине сигнал аналогичен предыдущему случаю. формирование сигналов на остальных выходах следующее, Сигналы переноса из (i-l)-ro u (i+2)-ro разрядов поступают соответственно на третий и четвертый входы логического узла.

Элемент И 17 учитывает одновременный приход единичных сигналов пе" реноса и подает его через элемент

ИЛИ 23 на третий вход одноразрядного сумматора 1, предварительно учитывая сигнал с выхода элемента И 16.

Элементы ИЛИ 22 и 23 формируют сигнал на второй вход одноразрядного сумматора 1.

Элементы И 17, ИЛИ 23 и 22 учи- тывают особенность формирования сигнала суммы и переноса в коде Фибоначчи, заключающегося в том, что из сигналов переноса формируется самостоятельный сигнал S участвующий в получении суммы, и сигнал переноса Р„

Значение сигналов S Р

В двоичной оптимальной и минимальной системах счисления процесс сложения осуществляется следующим обра— зом, На вход 8.устройства подается единичный сигнал, на вход 7 — нулевой сигнал. Это приводит к тому, что элемент И 17 запирается, а элементы И 18 и 19 открываются и участвуют в процессе формирования сигнала на второй вход одноразрядного сумматора из сигналов переноса из (K-l)-го, (К+3)-го, (K+5)-го разрядов, Зависимость выходных сигналов от входных определена соотношением (9), Это определяет и работу логического узла.

Рассмотрим особенности алгоритма. сложения в двоичной минимальной и двоичной оптимальной системах счисления. Они обусловлены наличием сигналов в К-й разряд из старших и младmего разряда, Следовательно, из этих

50 сигналов могут быть выделены сигналы сумм и сигналы переноса:

Формула изобретения

Комбинационный сумматор, содержащий в каждом разряде одноразрядный сумматор, два элемента И и три элемента ИЛИ, причем вход К-го разряда первого операнда сумматора (K=1, п, где n — разрядность операндов) соединен с первыми входами первого элемента И данного разряда и первого элемента ИЛИ данного разряда, вход

К-ro разряда второго операнда сумматора соецинен с вторыми входами первого элемента И данного разряда и первого элемента ИЛИ данного разряда, выход первого элемента И К-ro разряда соединен с первым входом второго элемента ИЛИ К-ro разряда,. второй вход которого соединен с выходом второго элемента И К-го разряда, первый вход которого соединен с первым входом третьего элемента ИЛИ

К-го разряда, второй вход которого соединен с вторым входом второго элемента И К- го разряда, выходы первого и второго элементов ИЛИ К-го разряда соединены соответственно с первым информационным входом и входом переноса одноразрядного сумматора К-го разряда, выход суммы и выход переноса которого соединены соответственно с выходом суммы и переноса

К-го разряда сумматора, о т л и— ч а ю шийся тем, что, с целью расширения функциональных возможностей за счет суммирования чисел, представленных в двоичной избыточной минимальной и оптимальной системах счисления, при сохранении суммирования чисел, представленных в коде

Фибоначчи и традиционной двоичной системе счисления, в каждый разряд сумматора введены два элемента ИЛИ и два элемента И, причем первый и второй входы третьего элемента ИЛИ

0j.е ф,р

Хор

d i с й;

d($j о;

di;р

d;g4

7 13

К-го разряда соединены соответственно с выходами переноса одноразрядных сумматоров (К+1)-го и (К-2)-ro разрядов, выход третьего элемента ИЛИ

К-го разряда соединен с первым входом четвертого элемента ИЛИ К-го разряда, выход которого соединен с вторым информационным входом одноразрядного сумматора К-ro разряда, первый вход второго элемента И К-го разряда соединен с первыми входами пятого элемента ИЛИ и третьего элемента И

К-го разряда, второй вход которого соединен с входом разрешения суммирования в минимальной и оптимальной системах счисления сумматора и первым входом четвертого элемента И

К-го разряда, второй вход которого соединен с выходом пятого элемента

1 0808 8

HJIH К-ro разряда, второй вход которого соединен с выходом переноса одноразрядного сумматора (К-3)-го разряда и третьим входом третьего элемента И К-го разряда, выход которого соединен с третьим входом второго элемента ИЛИ К-го разряда, третий вход пятого элемента ИЛИ К-го разряда соединен с выходом переноса одноразрядного сумматора (K-5)-го разряда и четвертым входом третьего элемента И К-го разряда, третий вход второго элемента И К-го разряда соединен с входом разрешения суммиро15 вания чисел, представленных в кодах

Фибоначчи сумматора, выход четвертого элемента И К-го разряда соединен с вторым входом четвертого элемента

ИЛИ К-го разряда, 1310808

Составитель М, Есенина

Редактор Е, Копча Техред П.0лейник Корректор М, Пожо

Заказ 1892/45 Тираж 673 Подпи сн ое

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, R-35, Раушская наб,, д. 4/5

11роиэводственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4