Устройство для последовательного деления

 

Изобретение относится к цифровой вычислительной технике и может быть использовано в отказоустойчивых процессорах ЦВМ. Целью изобретения является повышение надежности устройства . Это достигается тем, что гбпгггя устройство для последовательного деления , содержащее регистр 7 делимого, регистр 9 делителя, блок 1 микропрограммного управления и функциональные связи, снабжено двумя триггерами 2 и 3, распределителем 4 импульсов , тремя группами элементов И 6, 13 и 14, пятью регистрами 8, 12, 15, 21 и 22, двумя коммутаторами 10, 11, группой элементов ИЛИ 16, четырьмя элементами И 17, 18, 23 и 24, двумя блоками развертки 19 и 20, узлом 25 выделения ошибки и дополнительными функциональными связями, что позволяет для 20-разрядного устройства уменьшить число внешних связей в 5,5 раз, а следовательно, повысить надежность устройства. 5 ил. fi i У 33 а (Л с со о N Wt.i

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (so 4 С 06 Р 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТ0РСНОМУ СВИДЕТЕЛЬСТВУ

ВСЕМИ! и ",.

ИЬЛВС ТЕЬ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3925593/24-24 (22) 09.07.86 (46) 15.04.87. Бюл. ¹ 14 (72) В.В. Роздобара, В.А. Осипов и Г.В. Кремез (53) 681.325(088.8) (56) Стахов А.П. Коды золотой пропорции. М.: Радио и связь, 1984.

Авторское свидетельство СССР № 1151955, кл. G 06 F 7/49, 1983. (54) УСТРОЙСТВО ДЛЯ ПОСЛЕДОВАТЕЛЬНОГО

ДЕЛЕНИЯ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано в отказоустойчивых процессорах ЦВМ. Целью изобретения является повышение надежности устройства. Это достигается тем, что

„„5U„„1304017 А1 \ устройство для последовательного деления, содержащее регистр 7 делимого регистр 9 делителя, блок 1 микропрограммного управления и функциональные связи, снабжено двумя триггерами 2 и 3, распределителем 4 импульсов, тремя группами элементов И 6, 13 и 14, пятью регистрами 8, 12, 15, 21 и 22, двумя коммутаторами 10, 11, группой элементов ИЛИ 16, четырьмя элементами И 17, 18, 23 и 24, двумя блоками развертки 19 и 20, узлом 25 выделения ошибки и дополнительными функциональными связями, что позволяет для 20-разрядного устройства уменьшить число внешних связей в

5,5 раз, а следовательно, повысить надежность устройства. 5 ил.

1304017 при Z. 1

t 1

2.

1, В *Х Z 0

3 3

Изобретение относится к вычислительной технике, предназначено для последовательного деления чисел, представленных в кодах "золотой" пропорции, и может быть использовано в отказоустойчивых процессорах ЦВМ.

Целью изобретения является повышение надежности устройства.

Алгоритм поразрядного деления кодов "золотой" 1-пропорции основывается на методе деления с восстановлением остатка. Остаток В. на i-м такt+9. те деления и i-я цифра частного Z.

1 вычисляются по формулам: и

=J если В. Y., + Е Ы

t+t«1« К;2;+ К«.1

J t + t«+ t и, Х(1, ы 67<1, где X „(i+k) цифра делимого, Y 0, у ...у, - делитель íà i-м

1+ «ю t+t« такте;

1+ 15

- основание "золо2 той 1-системы

1! счисления;

n — разрядность операндов.

Величина k зависит от максимальной величины ошибки (a:)„ „, усечения операндов на i-м такте. Можно показать, что эта ошибка может быть скомпенсирована в последующих тактах деленная, если она не больше «а .

Следовательно, 1с=3.

Алгоритм последовательного деления кодов "золотой" 1-пропорции имеет вид:

На фиг. 1 показана схема устройст-. ва для последовательного деления; на фиг. 2 — пример построения блока микропрограммного управления; на фиг. 3 — граф состояний и переходов управления; на фиг. 4 — функциональная схема j --ro разряда блока развертки; на фиг. 5 — функциональная схема узла выделения ошибки.

fQ Устройство для последовательного деления (фиг. 1) содержит блок 1 микропрограммного управления, первый, второй триггеры 2, 3, распределитель

4 импульсов, (и+4) выхода 5 распредеf5 лителя 4 импульсов, первую группу 6 элементов И, регистр 7 делимого, первый регистр 8, регистр 9 делителя, первый и второй коммутаторы 10 11, второй 12 регистр, вторую и третью

20 группы 13, 14.элементов И, третий регистр 15, группу элементов 16 ИЛИ, первый и второй элементы 17, 18 И, первый и второй блоки. 19, 20 развертки, четвертый и пятый регистры 21, 22, третий и четвертый элементы 23, 24 И, узел 25 выделения ошибки, вход

26 пуска, вход 27 синхронизации делимого, вход 28 делимого, вход 29 синхронизации делителя, вход 30 делителя, вход 31 запроса результата, выход 32 запроса делимого, являющийся первым выходом блока 1 выход 33 запроса делителя, являющийся третьим выхрдом блока 1, выход 34 синхрониза" ции результата, являющийся первым входом логического условия блока 1, выход 35 результата, выход 36 индикации ошибки, выход 37 индикации готовности к работе, являющийся первым выходом блока 1, вход 38 второй константы, вход 39 первой константы, выходы

40-42 четвертого, (и+1)-ro и (и+4)-го разрядов распределителя 4 импульсов, являющиеся вторым, третьим и четвертым входами логического блока 1, шестой и пятый входы 43, 44 логического условия блока 1, пятый и второй выхо55

1+в -3 (В. -Y. )+Х - «а, при

i+ä «+у и

Z =1

1-1

О, если В,. а Y. +,», Ю

1+ Е5 где 1 1 ° ° in « 2 основание

"золотой" 1-системы счисления. ды 45, 46 блока 1, шестой1седьмой, восьмой, девятый, десятый и одиннадцатый выходы 47-52 блока 1, первая и вторая группы выходов 53, 54 блока 1, выходы 55-57 блока 19, выходы 58-60 блока 20.

Блок микропрограммного управления (фиг., 2) содержит триггеры 61, 62, генератор 63 тактовых импульсов, счетчик 64, девятнадцатиразрядный узел установки 65, каждый разряд ко1304017

3 торого содержит элемент 66 И-ИЛИ, регистр 67 состояния, элементы 6872 ИЛИ, элементы 73, 74 И, элементы

75-77 ИЛЕ, шифраторы 78, 79, прямой и инверсный выходы 80, 81 триггера 61,5 прямой и инверсные выходы 82, 83 триггера 62, выход 84 генератора 63, выходы нулевого и первого разрядов

85,86 счетчика 64, выходы 87„-87„, девятнадцатиразрядного регистра 67, f0 выход 88 элемента 72 ИЛИ.

На графе состояний и переходов (фиг. 3) обозначены состояния С; блока 1, логические функции f,.; переходов и сигналы, формируемые на вы- f5 ходах блока 1 в каждом из состояний.

Каждый разряд блоков 19, 20 развертки (фиг. 4) содержит четыре элемента 89-91 И-НЕ, вход 90 j-го разряда прямого выхода регистра 12, вхо-20 ды 91, 92 (j+1)-го и (j+2)-ro разрядов инверсного выхода регистра 12 (где j=1,2 ... n+3), вход 93 j-ro разряда инверсного выхода регистра 12, входы 94, 95 j-го разряда инверсного 25 выхода регистра 12, входы 94, 95 (j+ 1)-го и (j+2)-го разрядов выходов регистра 12.

Узел 25 выделения ошибки (фиг. 5) содержит, элементы 96, 97 НЕ, элемент 30

98 ИЛИ и элемент 99 И.

Триггеры 2 и 3 предназначены для хранения сигналов синхронизации соответствующего разряда результата и самого значения этого разряда. 35

Группа 6 элементов И предназначена для формирования сигналов записи разряда делителя в соответствующий разряд регистра 9.

Регистр 7 предназначен для хране- 40 ния кода делимого и остатка.

Регистр 8 предназначен для хранения кода ),с " при вычислении i-ro

J= i+ 4 разряда частного. 45

Регистр 9 предназначен для хранения кода делителя.

Коммутаторы 10 и 11 предназначены для управления пропуском соответствующего кода соответственно на реги- 50 стры 12 и 15.

Регистры 12 и 15 предназначены для хранения промежуточных результатов. Группы 13, 14 элементов И пред- 55 назначены для реализации операции вычитания кодов регистров 12 и 15.

Группа 16 элементов ИЛИ предназначена для формирования кода (о +(Рг 12).

Многовходовые элементы И 17, 18, 23, 24 предназначены для формирования сигналов о нулевом содержимом регистров 12, 15 21 и 22.

Блоки 19 и 20 развертки предназначены для выполнения развертки кодов в регистрах 12 и 15 и формирования сигналов о возможности выполнения свертки кодов в этих регистрах.

Регистры 21 и 22 предназначены для организации контроля операции развертки.

Узел 25 выделения ошибки предназначен для формирования сигнала индикации ошибки устройства.

Устройство работает следующим образом.

Вначале формируются коды делимого

Х з и делителя У, На вход 27 поступает сигнал синхронизации разряда делимого, на вход 28 - значение данного разряда, на вход 29 — сигнал синхронизации разряда делителя, на вход 30 — значение данного разряда делителя. По сигналу "Пуск" на вхо-. де 26 блок 1 переходит в состояние

/2/, в котором по сигналу на выходе

45 к распределителю 4 прибавляется 1 и обнуляется счетчик 64. Так как номер такта меньше (n+1) — триггер 62 в нулевом состоянии — блок 1 переходит в состояние /3/. При наличии сигнала синхронизации делимого //27/=1/ блок i переходит в 4-е или в 9-е состояние в зависимости от значения разряда делимого Х;, Пусть Х . =О. Тогда последователь +3 но выполняются следующие действия: запись содержимого регистра 12 в регистр 7/46/=1/, выдача сигнала запро са очередного разряда делимого //32/=

=1/, запись разряда делителя у + в регистр 9 и выдача запроса очередного разряда делителя //33/=1/, сдвиг регистра 12 на один разряд в сторону старших разрядов //53/ / 12/./81/, /49/=1/ при условии, что номер такта меньше 4 (триггер 61 в нулевом состоянии) и возврат в состояние /2/.

Если Х... =1, то осуществляется не просто запись этого значения в соответствующий разряд регистра 7, а сложение кода Х . ы с содержимым ре б гистра 12, равного содержимому регистра 7. Такая операция сложения эквивалентна операции вычитания кода

/38/=/1+ ы / из кода /1 6/=/w +/Рг12//, причем первый код записывается в ре13040 гистр 15, второй код — в регистр 12

//53/л /16/, /54/ Ю/38/, /49/=19

/50/=1/, и операция вычитания осуществляет я при нулевом значении счетчика 64. 5

Способ вычитания кодов, содержащихся в регистрах 12 и 15, следующий.

Пример. Из кода А=010000 вычесть код В=000100.

1/ А =А В010000;

В,=В А=000100;

2/ развертка А.4и В,:

А =010000 001100;

В =000100 0000113

3/ А =А,В, =001100;

В =В„А,=000011;

4/ развертка А

А =001100 001011;

5/ А =А В =001000;

В -В А -000000.

Вычитание закончено так как В =О.

У з

Запись результатов логического умножения прямых и инверсных значений кодов из регистров 12 и 15 в эти же регистры осуществляется в состоянии

/ 11/ после настройки коммутаторов 10 и 11 //53/ / 13/, ./54/ /.14/, /49/=1, /50/=1/.

Если содержимое регистров 12 и 15 не равно О, что определяется по значению сигналов на входах 44 и 43 блока управления, то состоянии /13/ в регистры 12 и 15 записываются развернутые коды из блоков 19, 20 раз35 вертки. //53/ к /55/, /54/ /58/, /51/=1 /49/=1, /50/=1/. Кроме того, в состоянии /12/ на установочные входы регистров 21 и 22 с выходов 56 и 40

59 блоков 19 и 20 поступают сигналы о выполнении развертки в соответствующих разрядах кодов, после чего данные разряда регистров 21 и 22 установятся в единицу. 45

В состоянии /13/ при /52/=1 на установочные входы регистров 21.и 22 поступают сигналы с выходов 57 и 60 о возможности выполнения операции свертки (обратной по отношению к опе- 50 рации развертки) в соответствующих разрядах регистров 12 и 15. Таким образом, при переходе блока 1 в состояние /10/ при правильной работе блоков, участвующих в операции развертки и записи кодов, регистры 21 и 22 должны быть обнулены, в противном случае на выходе 36 сфомируется сигнал ошибки.

17 6

После окончания операции вычитания блок 1 управления переходит в .состояние /4/ и далее описанным способом в состояние /2/. При значении счетчика

64, равном 4, в состоянии /6/ в регистре 7 будет находиться код (d Х +

+Х са ), а в регистре 9 — код У

Далее выполняется сравнение содержимого регистра 7 (В„ ) с содержимым регистра 9 (Y,- з ) путем их перезаписи в регистры 12 и 15 и выполнения вычитания описанным способом. При значении счетчика 64, равном 1 //49/=

=1, /50/=1, /88/=1/.

Если величина В; меньше или равна Y.. . то блок 1 переходит в состояние /14/, где анализируется воэможность записи очередного разряда частного, равного О, в триггер 3 результата. Если триггер 2 сброшен сигналом запроса результата на входе

31/:/34/=1/, то в состоянии 15 значение Е; частного на выходе 47 записывается в триггер 3 по сигналу на выходе 48, который также устанавливает триггер 2 в единицу, а содержимое регистра 7 переписывается в регистр

12 для последующего сдвига.

Если,В -+ больше У,, то величина R, =(В;, -У,, ) сравнивается с

i+3 1+Э „143, % -4 кодом Ь; = 2 с, находящимся в.

j.-1+ 4 регистре 8, при значении счетчика 64, равном 2. Если R . .больше или равен

i+ь то Z равно 1, в противном

1+З

1 случае Z,=О. При значении счетчика

64, равном /и+1///82/=1/, ввод оче,.— редных разрядов делимого и делителя прекращается.

При значении распределителя 4, равном /и+4///42/=1/, процесс деления завершается, блок 1 переходит в состояние./1/, в котором по сигналу на выходе 37 обнуляются регистры

7-9, 12, 15, 21, 22, счетчик 64, триггеры 61, 62, и на выход устройства выдается сигнал о готовности устройства к работе с другими операндами.

Формула из обретения

Устройство для последовательного деления, содержащее регистры . делимого и делителя, блок микропрограммного управления, вход запуска которого является входом пуска устройства, первый вход блока микропрограм7 13040 много управления соединен с входами установки в "0" регистров делимого и делителя и является выходом индикации готовности к работе устройства, второй выход блока микропрограммного управления соединен с входом разре5 шения записи регистра делимого, о т— л ич ающе е с я тем, что, с целью повышения надежности устройства, в него введены пять регистров, два ком- 10 мутатора, два триггера, распределитель импульсов, три группы элементов И, группа элементов ИЛИ, четыре элемента И, два блока развертки, каждый из которых содержит (п+3) раз- 15

О ряда, узел выделения ошибки, причем вход синхронизации делимого устройства является первым входом синхронизации блока микропрограммного управления, вход признака разрешения записи которого является входом делимого устройства, вход синхронизации делителя которого является вторым входом синхронизации блока микропрограммйого управления, первый выход которого соединен с входами установки в "0" распределителя импульсов, первого, второго и треть|го регистров и первыми входами установки в "0" четвертого и пятого регистров, вход запроса результата устройства соединен с входом установки в

"0" первого триггера, выход которого является выходом синхронизации результата устройства и соединен с первым входом логического условия блока микропрограммного управления, третий выход которого является выходом запроса делителя устройства, четвертый выход блока микропрограммного управ- 40 ления является выходом запроса делимого устройства и соединен с первыми входами элементов И первой группы, пятый выход блока микропрограммного управления соединен со счетным вхо- 45 дом распределителя импульсов, i-й выход которого (где х=1,2,...,n, и-разрядность операндов) соединен с входом установки в единицу i-го разряда первого регистра и вторым входом i-ro элемента И первой группы, выход которого соединен с входом разрешения записи i-го разряда регистра делителя, информационный вход которого соединен с входом делителя устройства, шестой выход блока микропрограммного управления соединен с информационным входом второго триггера, вход разрешения записи которо17 8 го соединен с входом установки в "1" первого триггера и седьмым выходом блока микропрограммного управления, восьмой и девятый выходы которого соединены с входами разрешения записи второго и третьего регистров соответственно, информационные входы которых соединены с выходами соответственно первого и второго коммутаторов, группы управляющих входов которых соединены соответственно с первой и второй группами выходов блока микропрограммного управления, второй, третий и четвертый входы логического условия которого соединены соответственно с четвертым (n+1) и (n+4) разрядными выходами распределителя импульсов, каждый разряд первого и вто-. рого блоков развертки содержат четыре элемента И-НЕ, узел выделения ошибки содержит элемент HJIH, два элемента НЕ и элемент И, выход второго триггера является вытходом результата устройства, выходы регистров делимого и делителя соединены с первыми информационными входами первого и второго коммутаторов соответственно, вторые информационные входы которых соединены с выходами элементов И второй и третьей групп соответственно., прямой выход j-го разряда (где j=1, 2,...,п+3) второго регистра соединен с первым входом j-го элемента ИЛИ группы, с третьим информационным входом j-го разряда первого коммутатора, с информационным входом j-го разряда регистра делимого, первым входом j-ro элемента И второй группы, первыми входами первого и второго элементов И-HE j-го разряда первого блока развертки, первый и второй входы третьего элемента И-НЕ которого соединены с прямыми выходами (j+1)-го и (j+2)-го разрядов соответственно второго регистра, инверсный выход

j-го разряда которого соединен с j-м входом первого элемента И, первым входом j-го элемента И третьей группы и третьим входом третьего элемента И-НЕ j-го разряда первого блока развертки, второй и третий входы первого элемента И-НЕ которого соединены с инверсными выходами (j+1)-го и (j+2)-ro разрядов соответственно второго рег истра, прямой выход j-го разряда третьего регистра соединен с вторым входом j-ro элемента И третьей группы и первыми входами первого и второго элементов И j-ro разряда <

9 13040 второго блока развертки, первый и второй входы третьего элемента И которого соединены с прямыми выходами (j+1)-ro и (j+2)-го разрядов соот. ветственно третьего регистра, инверс- ный выход j-го разряда которого соединен с вторым входом j-ro элемента И второй группы, с j-м входом третьго элемента И и третьим входом третьего элемента И-НЕ j ro разряда вто- 10 рого блока развертки, второй и третий входы первого элемента И-НЕ которогб соединены с инверсными выходами ()+1)"го и (j+2)-ãî разрядов соответственно третьего регистра, четвертые 15 входы первых элементов И-НЕ j-x pasрядов первого и второго блока развертки соединены с входом первого элемента НЕ узла выделения ошибки и с десятым выходом блока микропрограм-20 много управления, одиннадцатый выход которого соединен с входом второго элемента НЕ узла выделения ошибки и четвертыми входами третьих элементов И j-x разрядов первого и вто- 25 рого блоков развертки, выходы которых соединены с вторыми входами установки в "0" j-ro разряда четвертого и пятого регистров соответственно, инверсные выходы которых соединены с З0

1-ми входами соответственно третьего и четвертого элементов И, выходы которых соединены с первыми и вторыми входами элемента ИЛИ узла выделения .ошибки, выход которого соединен с первым входом элемента И узла выделения ошибки, второй и третий входы которого соединены с выходами первого и второго элементов НЕ, выход элемента И узла выделения ошибки явля- 40 ется выходом индикации ошибки устройства, вход j-го разряда первой константы устройства является вторым

17 I0 входом j-го элемента ИЛИ группы, выход которого является четвертым информационным входом j-ro разряда первого коммутатора, пятый информационный вход j-го разряда которого соединен с выходом четвертого элемента

И-НЕ j-ro разряда первого блока развертки, первый вход которого соединен с выходом второго элемента И-НЕ ь

j-ro разряда первого блока развертки, второй вход которого соединен с выходом первого элемента И-НЕ j-ro разряда первого блока развертки и входом установки в "1" j-ro разряда четвертого регистра, вход j-го разряда второй константы устройства является третьим информационным входом j-ro разряда второго коммутатора, четвертый информационный вход которого сое" динен с выходом первого регистра, пятый информационный вход j-го разряда второго коммутатора соединен с выходом четвертого элемента И-НЕ j-ro разряда второго блока развертки, первый вход которого соединен с выходом ( второго элемента И-НЕ j-ro разряда второго блока развертки, второй вход которого соединен с выходом первого элемента И-НЕ j-ro разряда второго блока развертки и входом установки в "1" j-го разряда пятого регистра,. второй и третий входы четвертого элемента И j-го разряда первого и второго блоков развертки соответственно соединены с выходами первых элементов И (j-1)-ro и (j-2)-го разрядов соответственно первого и второго блоков развертки соответственно, выходы первого и второго элементов И соединены с пятым и шестым входами логического условия соответственно блока микропрограммного управления.

1304017

1304017 (i -8j (i-1)

0m дюка

0m для

Составитель Н. Маркелова

Редактор М. Бандура Техред M.Õaäàíè÷ Корректор M. Демчик

Заказ 1312/49 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобр<:тений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4