Устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов в арифметических устройствах быстродействующих и комбинированных вычислительных машин. Целью изобретения явлется повьшение точности - вычисления результата устройства для деления, содержащего три матрицы умножения 3-5, два блока преобразования лрямого кода в дополнительный 6,7, два сумматора 8,9, блок преобразования прямого кода в обратный 13. Для достижения цели в устройство дополнительно введены третий сумматор 10, триггер 15, элемент ИЛИ 11 и счетчик 14. 1 ил. со 4 00 to

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

15ц 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

F

i 1

I j г

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3973246/24-24 (22) 10.11.85 (46) 15.06.87. Бюл. Ф 22 (71) Институт кибернетики, им. В.M.Ãëóøêoâà (72) В.К.Велик и Н.И.Коновалова (53) 681.325(088.8) (56) Авторское свидетельство СССР

9 981417, кл. G 06 F 7/52, 1981.

Авторское свидетельство СССР

Р 1291973, кл. G 06 F 7/52, 1985. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть испольÄÄSUÄÄ 1317432 А1 эовано при построении быстродействующих процессоров цифровой обработки сигналов в арифметических устройствах быстродействующих и комбинированных вычислительных машин. Целью изобретения явлется повышение точности— вычисления результата устройства для

-деления, содержащего три матрицы умножения 3-5, два блока преобразования прямого кода в дополнительныи

6,7, два сумматора 8,9, блок преобразования прямого кода в обратный 1

13.

Для достижения цели в устройство дополнительно введены третий сумматор

10, триггер 15, элемент ИЛИ 11 и счетчик 14. 1 ил.

1 13174

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и в арифметических устройст5 вах быстродействующих цифровых и комбинированных вычислительных машин, Целью изобретения является повышение точности вычисления результата устройства для деления. 10

На чертеже показана структурная схема предлагаемого устройства.

Устройство для деления содержит регистр 1 делимого, регистр 2 делителя, первую 3, вторую 4 и третью 5 мат-15 рицы умножения, первый 6 и второй 7 блоки преобразования прямого кода в дополнительный, первый 8, второй 9 и третий 10 сумматоры, элемент ИЛИ

11, вход 12 делителя, блок 13 преоб- gp раэования прямого кода в обратный, счетчик 14, триггер 15, вход 16 делимого, входы 17 — 18 логического нуля и логической единицы.

В устройстве непрерывным способом 25 реализуется итерационный процесс согласно уравнению х(" = — j a q(a) -1) х -ь1з p(a)

3р где b — делимое, а — делитель.

Устройство работает следующим образом.

Одновременно на регистры 1 и 2 по- 35 даются делимое и делитель — два двоичных числа в нормализованной форме.

В соответствии с кодами, сигналы с выхода регистра 1 поступают на первые входы матрицы 3 умножения, а сигналы с выхода регистра 2 поступают параллельно на первые входы третьей матрицы 5 умножения и на первые входы третьего сумматора 10. В момент включения счетчик 14 и триггер 15 обнулены. Нулевой сигнал с триггера 15 поступает на последний из вторых входов сумматора 10, сигналы с выходов двух старших разрядов которого поступают на входы элемента ИЛИ 11, сиг- 5р нал с выхода которого и сигналы с вы- ходов младших разрядов сумматора

10 поступают на входы блока 13 со сдвигом входного кода на один разряд в сторону старших разрядов, n + 1 сигналы с выхода которого подаются параллельно на вторые входы матрицы

3 умножения и на вторые. входы матрицы 5 умножения, сигналы с выхода ко32 2 торой поступают на первые входы сумматора 9, на соответствующий старшему разряду второй вход которого подается единичный сигнал. Выходные сигналы сумматора 9 подаются параллельно на входы блоков 6-7, выходами которых (в зависимости от значений выходных сигналов двух старших разрядов сумматора 9) являются прямой или дополнительный коды.

Блоки 6 и 7 идентичны. Отличие их состоит в том, что два старших разря" да сумматора 9 (разряды х4 и х " ) меняются местами (поэицией) при поступлении на вход блока 7 по сравнению с блоком 6, куда они подаются в порядке старшинства, полученного в сумматоре. Выходы блока 6 соединены с вторыми и входами матрицы 4 умножения, n + 2 сигнала с выхода которой поступают на входы блока 7, n + 2 выходы которого соединены с первыми входами сумматора 8, на вторые n + 2 входа которого подаются выходные сигналы матрицы 3 умножения. Результат суммирования в виде n + 2 сигналов с выхода сумматора 8 поступает на первые n + 2 входа второй матрицы 4 умножения.

Результат умножения с выходов матрицы 4 умножения вновь поступает на блок 7, а с него на вторые входы сумматора 8. Результат суммирования вновь и вновь параллельным кадом поступает на вторые входы матрицы 4

1 умножения и так далее. Процесс повторяется до тех пор, пока устройство не придет в устойчивое состояние или определенное число раз не произойдет изменение сигнала "0" и "1" на (и + 1) -м выходе сумматора 8, соединенном также с входом счетчика

14. Тогда счетчик фиксирует генерацию (получение неустойчивого результата) и подает сигнал на вход триггера 15, с выхода которого подается единичный сигнал на п-й, соответствующий младшему разряду, из вторых входов сумматора 10. Полученный в результате суммирования код на "1" младшего разряда больше предыдущего.

Процесс повторяется, устройство приходит в устойчивое состояние.

На выходе блока 13 преобразования прямого кода в обратный первоначально получен код: g(a) = (2а) оба где „ а (1, нормализованное

1 (17432

На выходе матрицы 3 умножения получается значение произведения

b (а), которое поступает на первые

n + 2 входа первого сумматора 8. На

5 сумматоре 8 получается сумма..а о = и

1 агаз а1 где а = .1 — а.

Поступившие на первые и входы матрицы 5 умножения значения кода а перемножаются на ней со значением q (а), поступившим на вторые n + 1 входы матрицы 5 умножения, Старшие n + 2 разряда кода произведения а-q(a) с выхода матрицы 5 умножения поступают на вход сумматора 9, где происходит сложение этого кода с единицей.

Если полученное на сумматоре 9 . значение разницы а .ц(а) -1 положительное, то значение двух старших из n + + 3 разрядов на выходе сумматора 9 будет равно 10, а если отрицательное, то 01. Эти два старших разряда в качестве стробирующих поступают на первые два входа блоков 6-7 преобразова-25 ния прямого кода в дополнительный.

На выходах блоков 6-7 получается тот же или дополнительный от входного ко= да код, в зависимости от значений двух старших разрядов сумматора 8.

Так, если код 10, то на выходе блока

6 будет тот же код, что и на входе, а на выходе блока 7 — дополнительный к входному код. Обратная ситуация наблюдается при коде 01.

На выходе матрицы 4 умножения получается значение произведения прямого кода а- ц(а) — 1 на код х(", которое в зависимости от значений двух старших разрядов 01 или 10 сумматора 40

9 поступает на вторые п + 2 входа сумматора 8 без изменения или с пре,образованием входного кода на допол1нительный.

Если à.q(a) ) 1 (например, à. q(a) = 45 — 1, 0... 1), то à - q(a) — 1 — положительное число. В этом случае на выходе сумматора 9 получим а (а)-1

10,0...1, где значение двух старших разрядов кода х хо = 10.

В случае, если а. q(a) (1 (например, а. с (а) = 0,1...1), получим а.g (а) — 1 — отрицательное число.

На выходе сумматора 9 получим а- ц(а)1 = 01, 1... 1, где значение двух старших разрядов кода х "хо = 01.

Здесь учитывается перенос в старший разряд х сумматоров 8 и 9 при сложении разрядов х о.

3 13 число представлено двоичным кодом в виде а = о а,а . ° ° a ° Тогда фа) = (2-а1оюр = aq а2а9

-(а q(a) — 1J х" + Ь.q(a) = x ""

Полученное на n + 2 выходах сумматора 8 значение суммы в качестве х поступает на п + 2 вторых входа второй матрицы 4 умножения.

Таким образом, после подачи кодов делимого и делителя на соответствующие регистры происходит их предварительное преобразование и умножение на первой 3 и третьей 5 матрицах умножения, после чего возникает итерационный процесс, в котором участвуют матрица 4 умножения, блоки 6-7 преобразования прямого кода в дотюлнительный и сумматор 8.

Вследствие переходных процессов в устройстве на выходе сумматора 8 результат получается сразу или после нескольких циклов генерации, число которых определяется разрядностью счетчика 14. В последнем случае счетчик 14 подает сигнал на триггер 15, с выхода которого единичный сигнал поступает на младший разряд из вторых входов третьего сумматора 10. В результате работы третьего сумматора

10, элемента ИЛИ 11 и блока 13 пре— образования прямого кода в обратный получаем новое значение q (à), на единицу младшего разряда меньше предыдущего ц(а).

По истечении переходных процессов в устройстве на выходе сумматора 8 формируется результат, равный частному от деления.

Формула изобретения

Устройство для деления, содержащее три матрицы умножения, два сумматора,,два блока преобразования прямого кода в дополйительный, блок преобразования прямого кода в обратный,. регистры делимого и делителя, входы которых являются входами делимого и делителя устройства соответственно, выход регистра делимого соединен с входом первого сомножителя первой матрицы умножения, выход которой соединен с входом первого слагаемого первого сумматора, выход которого является выходом ре131

Составитель Н.Маркелова

Редактор. А. Маковская Техред А. Кравчук Корректор М. Шароши. Заказ 2424/43 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 зультата устройства и соединен с входом первого сомножителя второй матрицы умножения, вход второго сомножителя которого соединен с выходом первого блока преобразования прямого кода в дополнительный, вход которого соединен с выходом второго сумматора, вход первого слагаемого которого соединен с выходом третьей: матрицы умножения,,вход первого сомножителя которой соединен с выходом регистра делителя, выход блока преобразования прямого кода в обратный соединен с входами вторых сомножителей первой и третьей матриц умножения, вход п-го младшего разряда (где n — разрядность операндов) блока преобразования прямого кода в обратный соединен с входом логического нуля устройства, вход логической единицы устройства соединен с входом знакового разряда второго слагаемого второго сумматора, выходы старшего и младшего знаковых разрядов которого соединены с входами младшего и старшего знаковых разрядов соответственно второго блока преобразования прямого кода в дополнительный, ин7432

6 формационный вход которого соединен с выходом второй матрицы умножения выход второго блока преобразования прямого кода в дополнительный соединен с входом второго слагаемого первого сумматора, о т л и ч а ю щ е ес я тем, что, с целью повышение точности вычисления результата, в устройство введены счетчик, триггер, 10 третий сумматор и элемент ИЛИ, причем выход регистра делителя соединен с входом первого слагаемого третьего сумматора, выходы знакового и первого разрядов которого соединены с пер15 вым и вторым входами элемента ИЛИ, выход которого соединен с входами знаковых разрядов вторых сомножителей первой и третьей матриц умножения, выходы i-х (где i = 2,3,...n) разря20 дов третьего сумматора соединены с входами (i — 1)-х разрядов блока преобразования прямого кода в обратный, выход (и+1)-го разряда первого сумматора соединен со счетным входом

25 счетчика, выход которого соединен с входом триггера, выход которого соединен с входом и-ro разряда второго слагаемого третьего сумматора.