Устройство для отладки программ

 

Изобретение относится к области вычислительной техники и может быть использовано при отладке программ ЭВМ, Целью изобретения является повышение быстродействия при отладке программ. Устройство содержит ,регистры 1,3,8, мультиплексор 15, схемы 4,10 сравнения, триггер 16, дешифратор 2, элементы ИЛИ 6,17, элементы И 7,8,13, элементы 2,14 задержки, формирователь 11 короткого импульса, группу элементов И 5. Устройство обеспечивает формирование сигналов синхроимпульсов источника, активного устройства, пассивного устройства, чтение/запись за счет использования команд шести типов, 1 ил. 1Ч

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1Z444

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н д BTGPCHOMY СВИДЕТЕЛЬСТВУ,4ь

4ь

4й

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

r1O ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 1223236 (21) 3976144/24-24(22) 10.11 .85 (46) 15.06.87.Бюл.М- 22 (71) Специальное конструкторское бюро "Кибернетика" с опытным производством Института кибернетики АН АЗССР . и Ленинградское научно-производственное объединение "Красная Заря" (72) О,К.Нусратов, С.А.Бакалец, В,А.Бушля, Н,В.Головин, М.Т.Григорьян, К.Б,Декусар, О.Г.Угаров, Б.Ф.Файсканов и В.С.Юнусов (53) 681.3 (088.8) (56) Авторское свидетельство СССР

9 1223236, кл. G 06 F 11/28, 26.10.84, (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ (57) Изобретение относится к области вычислительной техники и может быть использовано при отладке программ

ЗВМ, Целью изобретения является повышение быстродействия при отладке программ. Устройство содержит ..регистры 1,3,8, мультиплексор 1 5, схемы

4,10 сравнения, триггер 16, дешифратор 2, элементы ИЛИ 6,17, элементы

И 7,8,13, элементы !2,14 задержки, формирователь 11 короткого импульса, группу элементов И 5. Устройство обеспечивает формирование сигналов синхроимпульсов источника, активного устройства, пассивного устройства, д

Я .чтение/запись за счет использования команд шести типов. 1 ил.

1 q ч 1744

Изобретение относится F: вычислительной технике и может быть использовано при отладке программ как микропроцессорной, так и мультипроцессорной систем в реальном масштабе времени, и является усовершенствованием изобретения по авт, св, И - 1223236, Целью изобретения является повышение быстродействия ври отладке программ . И

На чертеже представлена структурная схема устройства.

Устройство содержит первый ре-гистр 1, дешифратор 2, третий регистр 3, первую схему 4 сравнения, группу элементов И 5, первый элемент

ИЛИ 6, второй элемент И 7,, первый элемент И 8, второй регистр 9„ вторую схему 10 сравнения, формирователь 11 короткого иытульса, первый элемент 12 20 задержки, третий элемент И 13„второй элемент 14 задержки„мультиплексор

15, триггер 16, второй элемент ИЛИ

17, первую группу 18 информационных выходов устройства, группу 19 инфор25 мационных входов устройства, третий, вто1юй и первый управляющие входы устройства 20, 21 и 22 соответственно, вторую группу 23 информационных выходов устройства, тактовый вход 24 ЗО устройства, адресный вход 25 устройства, вход 26 задания ацреса устройства, выход 27 синхронизации устройства„ вход 28 начальной установки . второй и первый управляющие выходы 35 устройства 29 и 30 соответственно, Для отладки программ к устройству подсоединяют мини-ЭБМ (микро-ЭБ11) и отлаживаемую микропроцессорную систему, 40

Адресную иинумини-ЭВИ подсоединяют к адресному входу 25 устройств-;,. причем старшие разряды поступают на первую схему 4 сравнения, а младшие — на дешифратор 2„ шину данных 45 мини-ЭВМ подсоединяют к второй группе 23 информационных выходов устройства, которая является двунаправленной, линию СХЗ (синхроимпульс задатчика) мини-ЭВМ вЂ” к тактовому входу 50

24 устройства, линию СХИ (синхроимпульс источника) мини-ЭВИ вЂ” к выходу

27 синхронизации устройства, Адресную шину о тлажив аемо и си с т емы подсоединяют к группе 19 информационных входов устройства, шину данных отлаживаемой системы — к первой группе 18 информационных выходов уст4 ?

poHcTBG> которая является двунаправленной; линию СИА 1 (синхроимпульс активного устройства), исходящую от процессора отлажиааемой системы, подсоединжот к второму управляющему входу 21 устройства," лини.о СИП 1 (с:лнхроиьжульс пассивного устройства), поступающую от внешних относительно процессора устройств отлажива мой системы, подсоединяют к первому управляющему входу 22 устройства; линию 4Т/ЗП (:тение/запись) отлаживаемой системы — к третьему управляющему входу 20 устройства; линию СИА 2, поступающую к внешним относительно процессора отлаживаемой системы устройствам, подсоединяют к второму управляющему выходу 29 устройства; линка CHII 2, исходящую от внешней относительно гроцессора отлаживаемой системы, подсоединяют к первому управляющему выходу 30 устройства, На. вход 26 адреса подают код, являющийся адре-ом устройства для отл::дки программ в адресном пространстве мини-3ВУ.

Начальную установку устройства для отладки програж производят подачей сигнала на вход 28 начальной установки устройства.

Работа устройства осуществляется следующим образом.

Код, поступающий на адре ный вход

25 устройства-,, может быть шести типов, Б соответствии с описанной ниже работой устройства отладки прогрыз, сбозначи:. каждый из кодов символами: а б в» Г„, д и

При поступлении кода типа буждается первый выход ешифратора в 13, 1l 11

2, при б — второй,. прн в — третий и т,д, Каждый коц сопровождается тактовыми сигналами, поступающими на тактовый вход 24 устройства ° Тактовый сигнал на тактовом входе 24 устройства держится до тех пор, пока

;;.:е будет сформирован сигнал на входе

27 синхронизации устройства, Таким с бразом длительность тактового сигнала, соответственно и сигналов на любом выходе дешифратора 2, определяется временем за,цержки второго элемента 14 задержки„ т,е, временем формирования сигнала на выходе 27 сикх-. рони"-ации устройства.

3 131744

При коде "а" возбуждается первый выход дешифратора 2, сигнал с которого поступает на стробирующий вход первого регистра 1 и записывает в последний информацию с группы 23 информационных Выходов устройства, которую выдает мини-ЭВМ; одновременно

" сигнал поступает на вход формирователя 11, с выхода которого импульс поступает на установочный вход триг- 1О гера 16, с выхода которого сигнал открывает группу элементов И 5, в результате чего на группу информационных выходов 18 устройства подается информация с выходов регистра 1; од- 15 новременно сигнал с первого выхода дешифратора 2 через элемент ИЛИ 6 поступает на элемент 12 задержки, с выхода которого задержанный сигнал через элемент ИЛИ 17 поступает на уп-2р равляющий выход 30 устройства, где формируется сигнал СИП 2; одновременно сигнал с элемента 12 задержки поступает на вход триггера 16, выход которого сбрасывается по заднему фрон- 25 ту этого сигнала.

При поступлении кода типа "б" возбуждается второй выход дешифратора

2, сигнал с которого поступает на вход мультиплексора 15, в результате 30 чего последний коммутирует на группу

23 информационных выходов устройства информацию с группы 19 информационных входов устройства, При поступлении кода типа "в" воз-35 буждается третий выход дешифратора

2, сигнал с которого поступает на вход мультиплексора 15, в результате чего мультиплексор 15 коммутирует на группу 23 информационных выходов уст- 10 ройства информацию с третьей группы своих входов, т.е. сигнапы с управляющих входов 22, 21 и 20 устройства и сигнал с выхода схемы 10 сравнения. 45

При поступлении кода типа "г" возбуждается четвертый выход дешифратора 2, сигнал с которого поступает на вход мультиплексора 15, который в результате этого коммутирует на группу 23 информационных выходов устройства информацию с группы 18 информационных выходов устройства. Одновременно сигнал с четвертого выхода дешифратора 2 поступает через элемент

ИЛИ 6 на вход элемента 12 задержки, с выхода которого задержанный сигнал через элемент ИЛИ 17 поступает на уп4 4 равляющий выход 30 устройства. Сигнал с выхода элемента .12 задержки пос.упает также на вход триггера 16 и подтверждает его сброшенное состояние °

При поступлении кода типа "д" возбуждается пятый выход дешифратора 2, сигнал с которого поступает на стробирующий вход регистра 9 и записывает в последний информацию (адрес останова отлаживаемой программы) с группы 23 информационных выходов устройства, которую выдает мини-ЭВМ, При поступлении кода типа "е" возбуждается шестой выход дешифратора

2, сигнал с которого поступает на вход регистра 3, в результате чего в последний записывается информация с группы 23 информационных выходов устройства, которую выдает мини-ЭВМ.

Таким образом мини-ЭВМ при подаче на устройство для отладки программ кода "а" производит запись на шину данных отлаживаемой системы необходимой информации (команда или данные) и формирует сигнал СИП 2.

При подаче кодов "б" и "в" мини-3НМ считывает соответственно шину адреса и шину управления (сигналы

СИА l, СИП 1, 4Т/ЗП) отлаживаемой системы.

При подаче кода "г" мини-ЭВМ считывает шину данных отлаживаемой сис темы.

При подаче кода "д" мини-ЭВМ про" изводит задание адреса останова отлаживаемой программы, При подаче кода "е" мини-ЭВМ производит задание режима работы устройства для отладки программ и отлаживаемой системы в зависимости от информации, записываемой в третий регистр 3.

Если на выходах регистра 3 записаны логические нули, которые запрещают работу элементам И 13, 7, то ра6о. та устройства для отладки программ осуществляется только с процессом отлаживаемой системы (сигнал СИА 2 не формируется, а сигнал СИП 2 формируется только при поступлении кодов "а" и "r") . Внешние относительно процессора устройства и память отлаживаемой системы в этом режиме могут быть смодулированы в мини-ЭВМ.

Если на выходах регистра 3 записаны логические единицы, которые pasСоставитель L.Бакалец

Техред М.Моргентал Корректор И.Муска

Редактор А.Маковская

Заказ 3409

Тираж б72 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35 Раушская наб,, д.4/5 производственно-полиграфическое предприятие, г.Ужгород, уп,Проектная, 4

5 131744 решают работу элементам И 13, 7„ то из сигнала СИА 1 формируется сигнал

СИА 2, а из сигнала СИП 1 — сигнал

СИП 1, т.е. отлаживаемая система работает в реальном времени и остановится по достижении точки останова, когда текущий адрес отлаживаемой программы сравнится с заданным адресом в регистре 9, В последнем случае сигнал с выхода схемы 10 сравнения 10 запретит работу элемента И 7, сигнал

СИА 2 сформирован не будет и работа отлаживаемой системы остановится. Запуск работы осуществляется записью в регистр 9 нового адреса останова. 15

MHHH-ÇÂÌ определяет момент останова подачей кода "в" и считыванием и анализом состояния выхода схемы 10 сравнения, Если на первом выходе регистра 3 20 записан логический нуль, а на втором выходе — логическая единица, реализуется режим работы с замедлением времени всей отлаживаемой системы, при котором мини-ЗВМ может контроли- 25 ровать и выводить на дисплей состояние шин адреса управления и данных отлаживаемой системы. При. этом сигнал СИП 2 формируется при чтении шины данных (при подаче. кода "г"), ЗО

Комбинированием подачи кодов "а", пбп н II и и и Il u II в, г, д, е данием режимов работы устройству для отладки программ реализуются различные отладочные функции, например конт-35 роль очередного адреса, команды, операнда, контроль и изменение внутренних регистров процессора, контроль содержимого реальной памяти, состояния внешних относительно процессора 40 отлаживаемой системы устройств, запуск программ с любого адреса, задание нескольких адресов и условий останова в режиме замедления времени, задание адреса останова при работе в 45 режиме реального времени и т.д.

При отладке мультипроцессорной системы используют несколько устройств

4 6 для отладки программ, Их количество определяется количеством процессоров в мультипроцессорной системе, При этом все устройства для отладки программ к мини-ЗВМ подключаются параллельно„ но каждому устройству присваивается свой адре в адресном пространстве мини-ЗВМ, Ф о р и у л а изобретения

Устройство для отладки программ по авт,св. Р 1223236, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия при отладке программ, в него введены два регистра, схема сравнения, элемент ИЛИ, элемент И, элемент задержки, причем выход мультиплексора соединен с информационными входами второго и третье" го регистров, управляющие входы которых соединены соответственно с пятьи и шестым выходами дешифратора, выход второго регистра и информационный вход устройства через вторую схему сравнения соединены с первым входом второго элемента И и третьим информационным входом мультиплексора, четвертый управляющий вход которого соединен с входом синхроиьатульса пассивного устройства и первым входом третьего элемента И, выходы которого и второго элемента задержки через второй элемент ИЛИ соединены с выходом синхроикптульса пассивного устройства, вход устройства которого соединен с пятым управляющим входом мультиплексора и вторым входом второго элемента И, выход которого соединен с выходом синхроимпульса активного устройства, вход чтения-записи которого соединен с шестым управляю- щим входом мультиплексора, вход начальной установки устройства соединен с. установочным входом третьего регистра, первый и второй вьгходы которого соединены соответственно с третьим входом второго элемента И и вторым входом третьего элемента И.