Многоканальное мажоритарно-резервированное запоминающее устройство

 

Изобретение относится к области вычислительной техники и может быть использовано при построении памяти высоконадежных вычислительных систем с пониженным энергопотреблением. Цель изобретения - повышение надежности устройства. Устройство содержит триггеры 4, блоки 2, 3 сравнения, элементы ИЛИ 5, ключи 6 электропитания и в каждом канале - мажоритарный элемент 11, основной 7 и резервный 8 блоки памяти и два сумматора 9, 10 по модулю два. В устройстве исключена выдача недостоверной информации при отказе любого из сумматоров по модулю два. 2 ил. rf-i r-f-f (Л п оз 4 сх со

СОЮЗ СОВЕТСНИХ

СОЩМЛИСТИЧЕСНИХ

РЕСПУБЛИК

<19) (Я) (51) 4 G 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМ .К СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3887468/24-24 (22) 23.04.85 (46) 15.06.87. Бюл. ¹ 22 (72) В. А. Шастин, И. И. Клепиков и В. П. Петровский (53) 681.327 (088.8) (56) Авторское свидетельство СССР № 710076, кл. G 11 С 17/00, 1975.

Авторское свидетельство СССР № 1292516, кл. G 11 С 29/00, 1986. (54) МНОГОКАНАЛЬНОЕ МАЖОРИТАРНО-РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮLIEF. УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и может быть использовано при построении памяти высоконадежных вычислительных систем с пониженным энергопотреблением. Цель изобретения — повышение надежности устройства.

Устройство содержит триггеры 4, блоки 2, 3 сравнения, элементы ИЛИ 5, ключи 6 электропитания и в каждом канале — мажоритарный элемент 11, основной 7 и резервный 8 блоки памяти и два сумматора 9, 10 по модулю два. В устройстве исключена выдача недостоверной информации при отказе любого из сумматоров по модулю два. 2 ил.

1317483

Изобретение относится к вычислительной технике и может быть использовано при построении памяти высоконадежных вычислительных систем с пониженным энергопотреблением.

Цель изобретения — повышение надежности устройства.

На фиг. 1 и 2 изображены функциональные схемы многоканального мажори" àðíî-ре зервированного устройства для к= — 3 и к=5 соответственно, где к — число каналов.

Устройство содержит (фиг. 1) три канала 1, блоки 2 и 3 сравнения, триггеры 4, элементы ИЛИ 5 и ключи 6 электропитания. Каждый из каналов 1 содержит основной 7 и резервный 8 блоки памяти, первый 9 и второй 10 сумматоры по модулю два (в каждом из разрядов которых осуществляется суммирование по модулю два) и мажоритарный элемент 11.

В общем случае при нечетном к устройство содержит (к-1)/2 ключей 6, триггеров 4 и элементов ИЛИ 5 и к-! блоков сравнения, а при четном к — к/2 ключей, триггеров и элементов ИЛИ и, к блоков сравнения.

Так, например, для к= 5 устройство содержит два ключа 6 (фиг. 2).

Рассмотрим работу устройства для случая к=3.

Пусть в основных блоках 7 памяти записана информация: а — в первом канале;

Ь вЂ” во втором канале; с — в третьем канале.

Тогда в резервных блоках 8 памяти записана следующая информация (равная поразрядной сумме по модулю два информации основных блоков 7 памяти данного и последующих каналов): а @1 — в первом канале;

Ь S с — во втором канале; с 6) а — в третьем канале.

В исходном состоянии триггер 4 обнулен (цепи обнуления на фиг. не показаны), ключ 6 электропитания разомкнут и электропитание с резервного олока 8 памяти первого канала снято.

При обращении к устройству, в случае отсутствия неисправностей, на входы мажоритарного элемента ll первого канала поступает информация: а — с выхода основного блока 7 памяти;

Ь вЂ” с выхода первого сумматора 9; с Е (с g а) = а — - с выхода второго 10 сумматора.

На входы мажоритарного элемента 11 второго канала устройства поступает информация:

b — с выхода основного блока 7 памяти; с е9 (Ь Я с) = Ь вЂ” с выхода первого сумматора 9; с — с выхода второго сумматора 10.

5 !

О l5

Аналогично на выходы мажоритарного элемента 11 третьего канала поступает информация с.

Одновременно на входы первого 2 и второго 3 блоков сравнения поступает информация, равная а и Ь соответственно (с выходов основного блока 7 памяти и второго сумматора 10 первого канала — для а с выходов основного блока 7 памяти и первого сумматора 9 второго канала — для b)

В данном случае на входы элемента

ИЛИ 5 поступают сигналы сравнения и сигнал с выхода элемента ИЛИ 5 не выводит трйггер 2 из исходного состояния.

В итоге при отключении резервного блока 8 памяти первого канала на информационные выходы устройства через мажоритарные элементы 1 соответствующих каналов постуг.ает истинная информация: а, Ь, с соответственно. При этом входы мажоритарного элемента 11 первого и второго каналов (с истинной информацией а и Ь соответственно) непрерывно контролируются блоками сравнения. Информация, поступающая на входы мажоритарного блока 11 третьего канала непосредственно, не контролируется блоками 2 и 3 сравнения, так как на каждый из его входов поступает одинаковая информация, равная истинной с, и отказ любого из блоков памяти устройства или отказ одного из сумматоров данного канала не приводит к искажению информации на выходе третьего канала.

lIpH возникновении неисправности, например. в основном блоке 7 памяти первого канала на один из входов элемента

ИЛИ 5 поступает с выхода блока 2 сравнения сигнал несравнения.

При возникновении неисправности основного блока 7 памяти или резервного блока 8 памяти второго или третьего каналов устройства на входы элемента ИЛИ 5 также поступает сигнал несравнения соответственно с выхода блока 3 или блока 2.

При возникновении неисправности во втором сумматоре 10 первого канала, или в первом сумматоре 9 второго канала поступает сигнал несравнения соответственно с выхода блока 2 или блока 3.

В данных случаях сигнал с выхода элемента ИЛИ 5 запускает триггер 4, что приводит к замыканию ключа электропитания

6 и зключению в работу резервного блока 8 памяти первого канала, при этом происходит восстановление на выходах устройства истинной информации. Дальнейшая работа устройства происходит при задействовании резерва.

Аналогичным образом устройство может работать при реализации отключения любого другого из резервных блоков памяти.

При к > 3 устройство работает аналогично описанному.

1317483

Формула изобретения юг. 2

Составитель В. Рудаков

Редактор Н. Горват Техред И. Верес Корректор И. Эрдейи

Заказ 2296/46 Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Многоканальное мажоритарно-резервированное запоминающее устройство, содержащее триггеры, блоки сравнения, элементы ИЛИ, ключи электропитания и в каждом канале мажоритарный элемент, выход которого является одним из информационных выходов устройства, основной н резервный блоки памяти и первый и второй сумматоры по модулю два, причем входы первого сумматора по модулю два каждого канала, кроме последнего канала, соединены с выходами резервного и основного блоков памяти данного и последующего каналов соответственно, входы второго сумматора по модулю два каждого канала, кроме первого канала, соединены с выходами основного и резервного блоков памяти предыдущего канала, входы второго сумматора по модулю два первого канала подключены соответственно к выходам основного и резервного блоков памяти последнего канала, входы первого сумматора по модулю два последнего канала соединены соответственно с выходом резервного блока памяти данного канала и выходом основного блока памяти первого канала, входы мажоритарных элементов каждого канала подключены к выходам основных блоков памяти и

5 сумматоров по модулю два данного канала, выходы ключей электропитания соединены с входами электропитания соответствующих резервных блоков памяти нечетных каналов, управляющие входы ключей электро1р питания соединены с выходами соответствующих триггеров, входы которых соединены с выходами соответствующих элементов

ИЛИ, входы каждого элемента ИЛИ подключены к выходам соответствующих блоков сравнения, первые и вторые входы одних блоков сравнения соединены соответственно с выходами основных блоков памяти и первых сумматоров по модулю два соответствующих четных каналов, отличающееся тем, что, с целью повышения надеж20 ности устройства, в нем входы других блоков сравнения соединены с выходами основных блоков памяти и вторых сумматоров по модулю два соответствующих нечетных каналов.