Устройство для сопряжения процессора с многоблочной памятью

 

Изобретение .относится к цифровой вычислительной технике и может быть использовано при построении.мультипроцессорных вычислительных комплексов на базе минии микро-ЭВМ. Целью изобретения является повышение производительности устройства при организации многопроцессорной системы. . Устройство 1 содержит дешифратор 2 00 со о оо со

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИК

О9) SU (В) А1 (511 4 <: 06 F 1 3/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY CBMQETHlbCTBV

СШ6

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР пО делАм изоБРетений и ОткРыт и (21) 401! 242/24-24 (22) 14 ° 01,86 (46) 23.06 ° 87. Бил. !! 23 (71) Омский политехнический институт (72) С. М. Егоров, М. Ф. Шакиров, В. И. Потапов и Б. М, Егоров (53) 681,3(088.8) (56> Авторское свидетельство СССР

Р 9513!5, кл . G 06 F 13/06, 1982.

Авторское свидетельство СССР

1! 1236493, кл. G 06 F 13/00. 1985.

{ 54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С МНОГОБЛОЧНОЙ ПАМЯТЫО (57) Изобретение .относится к циФровой вычислительной технике и может быть использовано при построении. мультипроцессорных вычислительных комплексов на базе мини- и микро-ЭВМ. Целью изобретения является повышение производительности устройства при организации многопроцессорной системы., Устройство 1 содержит дешифратор 2

1319039 сегмента, дешифратор 3 адреса, регистр 4 номера массива, первый 5, второй 6, третий 7 приемопередатчи- ки, коммутатор 8, первый 9, второй

10 элементы И, триггер 11. УстройИзобретение относится к вычислительной технике и может быть использовано при построении мультипроцес" сорных вычислительных систем на базе мини- и микро-3ВМ. 5

Целью изобретения является повышение производительности устройства при организации многопроцессорной системы.

На фиг. 1 представлена блок-схема устройства для сопряжения процессора с многоблочной памятью; на фиг. 2 структурная схема устройства многовходовой многоблочной памяти.

Устройство 1 дпя сопряжения процессора с многовходовой многоблочной памятью содержит дешифратор 2 сегмента, дешифратор 3 адреса, регистр. 4 номера массива, с первого по третий приемопередатчики 5 — 7, коммутатор

8, первый 9 и второй 10 элементы И, триггер 11.

Устройство сопряжения предназначено для организации многовходовой мно25 гоблочной памяти иэ одновходовой обычной памя ти . Устрой ство мно го входовой многоблочной памяти (фиг. 2) содержит устройство 1 сопряжения, блоки 12 памяти, банки 13 памяти, системные шины 14 блокировки.

Устройство работает следующим об-, разом, Процессоры могут быть подключены к одному общему одновходовому блоку памяти с помощью устройств 1 сопряже- 35 ния, входы/выходы запараллелены и подключены к входам/выходам блока памяти, при этом выходы устройств 1 сопряжения соединены с линией системной шины блокировки. Обращение про- 40 цессоров к общему блоку памяти может осуществляться только последователь— но, когда один из процессоров захватывает общую память, другие процессоры не имеют к ней доступа, Если паство реализует разделение адресного пространства многоблочной общей памяти системы и обращение от каждого процессора по независимым дискрипторам памяти. 2 ил. мять свободна, об этом свидетельствует наличие уровня единицы на линии системной шины 14 блокировки, процессор, обращаясь к общей памяти, захватывает наивысший приоритет и устройство 1 сопряжения устанавливает на линии системной шины блокировки уровень нуля, сообщая тем самым другим процессорам„ что память захвачена.

Если теперь какой-либо процессор обращается к захваченной памяти, соответствующее этому процессору устройство 1 сопряжения вырабатывает сигнал требования прерывания этого процессора с уровнем единицы, сообщая тем самым, что необходимо повторить обращение к памяти либо ожидать, удлиняя тем самым цикл обращения к памяти, освобождения данного блока памяти. Все зависит от возможностей процессора: если процессор не может удлинить свой цикл обращения памяти, то необходимо повторное обращение к памяти. Эти повторные обращения, инициируемые прерыванием, продолжаются до тех пор, пока память не освободится.

Вся область памяти, доступная процессору, разбивается на сегменты.

Каждому сегменту ставится в соответствие блок 12 памяти необходимого объема, В каждом конкретном случае сегменты могут иметь переменный размер, Блок 12 памяти состоит иэ стандартных одновходовых модулей памяти, входы/выходы которых эапараплелены и образуют входы/выходы блока 12 памяти. Объем каждого блока 12 памяти разбит на равные по объему частибанки 13 памяти, причем объем банка

13 памяти равен объему сегмента па" мяти. Сегмент, таким образом, является пространством„ через которое процессор имеет доступ к любому банку

13190

25

40 блока 12 памяти. Процессор соединен с блоками 12 памяти через. специальные устройства 1 сопряжения, функцией которых является анализ захвата блока 12 памяти другим процессором, если нет, то захват свободного блока

12 памяти и выдача на системную шину блокировки сигнала захвата приоритета для других процессоров, подключенных к данному блоку 12 памяти, выдача процессору, обратившемуся к захваченному блоку 12 памяти, сигнала требования прерывания процессора, коммутация канала процессора с каналом свободного блока 12 памяти в момент обращения процессора к блоку памяти и преобразование адреса, поступающего из процессора, т.е. устройство 1 сопряжения заменяет старшие разряды адреса процессора на содержимое своего регистра 4 номера массива, которое изменяется процессором программно и является значением старших разрядов адреса блока 12 памяти. За счет введения между процессором и памятью устройства 1 сопряжения происходит развязка между адресом, поступающим из процессора, и адресом, поступающим в блок 12 памяти. В результате этно появляется возможность увеличить количество адресных разрядов, а следовательно, и объем блоков памяти. В определенный момент времени содержимое регистров 4 номера массива в каждом устройстве 1 сопряжения может быть различным и процессор получает доступ к определенному набору банков 13 памяти, причем по одному банку 13 из каждого блока 12 памяти. В момент включения устройства 1 сопряжения регистр 4 номера массива устанавливается в нулевое состояние и процессор имеет доступ к нулевым банкам каждого блока 12 памяти.

За счет разделения всей памяти на не45 зависимые блоки реализуется многовходовая разделенная многоблочная память. Каждый процессор имеет по п сегментов, а следовательно, и по и блоков памяти, кроме того, каждый из

50 блоков памяти является общим для нескольких процессоров. За счет этого разделения памяти вероятность того, что в один и тот же момент времени два и более процессора обратятся к одному блоку памяти, зависит от количества блоков памяти и при большом .и является величиной незначительной

39 4

Р «1/и . Это повышает эффективность использования общей памяти и снижает простои процессоров, возникающие вследствие ожидания процессором освобождения захваченного другим процессором блока памяти, Перед началом обмена процессора с многовходовой многоблочной памятью процессорам необходимо во всех устройствах 1 сопряжения установить на регистрах 4 номера массива номера требуемых банков

13 памяти. Для этого процессор выставляет адрес регистра 4 номера массива на шину адреса. После этого процессор выдает сигнал "Синхронизация адреса" (СИА), который поступает на управляющий вход дешифратора 3 адреса, Последний после прихода сигнала

СИА дешифрирует адрес, установленный на его входах, и после приема управляющих сигналов "Запись (ЗП) или

"Чтение" (ЧТ) с шины управления процессора выдает единичный сигнал на один из своих выходов. Если на дешифратор 3 адреса поступает сигнал

ЧТ, то единичный сигнал поступает на разрешающий вход приемопередатчика

5, разрешая тем самым прохождение информации, записанной на регистре 4 номера массива, на шину данных процессора. Если на дешифратор 3 адреса поступает от процессора сигнал ЗП, дешифратор 3 адреса выдает сигнал на разрешающий вход приемопередатчика 6.

После этого процессор устанавливает необходимый номер банка памяти на шину данных, и эта информация записывается в регистр 4 номера массива.

После установки номеров банков памяти на регистрах 4 номера массива всех устройств 1 сопряжения процессоры могут обратиться к любой ячейке установленных банков памяти. При этом нет разницы между работой с многоблочной памятью и памятью с обычной организацией, так как задержка на дешифраторе 2 сегмента, элементе

И 9, триггере 11, коммутаторе 8, приемопередатчике 7 не нарушает канального цикла обращения процессора к памяти.

Обращение процессора к ячейке блока 12 памяти происходит следующим образом, Процессор подает на шину адреса адрес необходимой ячейки памяти и формирует сигнал СИА. Старшие разряды адреса поступают на вход дешифратора 2 сегмента всех устройств 1

1319039 сопряжения, подключенных к данному процессору. Сигнал СИА поступает на управляющий вход дешифратора 2 сегмента всех устройств 1 сопряжения.

С приходом сигнала СИА дешифраторы 2 сегмента каждого устройства 1 сопряжения, подключенного к данному процессору, дешифрируют старшие разряды адреса, поступающие на их входы. Дешифратор 2 сегмента, которому соот- 10 ветствует установленный адрес на старших разрядах адреса, выдает управляющий единичный сигнал на первый вход элемента И 10 и на нулевой вход триггера 11, Если на линии системной 15 шины 14 блокировки установлен нуль, т.е. данный блок памяти уже захвачен другим процессором, то этот нуль, поступая на вход элемента И 9, поддерживает нулевой" уровень на его выходе и блокирует тем самым установку в единицу триггера 11, а также поступает на вход элемента И 10. Для нормальной работы устройства 1 сопря25 жения необходимо, чтобы выход триггера 11 захвата приоритета был с открытым коллектором, т.е, при наличии уровня единицы этот выход не влиял на подключенные к нему входы, но при наличии уровня нуля этот уровень под30 держивается на входах элементов И 10 и 9 и на линии системной шины 14 блокировки. Так как триггер 11 еще не установлен в единицу, уровень нуля с выхода триггера 11 поступает на ин- З5 версный вход элемента И 10. В этом случае с выхода элемента И 10 уровень единицы поступает на шину требования прерывания процессора, инициируя тем самым повторное обращение процессора к памяти, либо сообщает процессору, что для нормального продолжения уже начатого цикла необходимо дождаться снятия этого сигнала, Если же на ли45 нии системной нины 14 блокировки уровень единицы. (это говорит о том, что этот блок памяти свободен в данный момент времени), то уровень единицы поступает на вход элемента И 9 и с

50 его выхода, если на его втором входе тоже установлена единица, на информационный и стробирующий входы триггера 11, устанавливая тем самым его прямой выход в единицу. С инверсного

55 выхода триггера 11 захвата приорите— та уровень нуля поступает на инверсный вход элемента И 10 и на линию системной шины 4 блокировки, сообщая тем самым другим процессорам, подключенным к данному блоку памяти, что этот блок уже захвачен. Теперь этот процессор, захвативший блок памяти, имеет наивысший приоритет при работе с этим блоком памяти и ни один процессор не может прервать его работу с памятью. Сигнал требования прерывания процессора на шине требования прерывания данного устройства

1 сопряжения не возникает, так как на инверсный вход элемента И 10 с выхода триггера 11 поступает уровень единицы, поддерживая на выходе weмента 10 уровень нуля. Далее с выхода триггера 11 единичный уровень поступает на разрешающий и информационный входы коммутатора 8, коммутируя тем самым шины данных и младших разрядов адреса канала выбранного блока 12 памяти, После срабатывания коммутатора 8 управляющий сигнал поступает на разрешающий вход приемопередатчика 7 с блоком памяти, разрешая прохождение управляющих сигналов ЗП, ЧТ, СИА на соответствующие линии шины управления блока памяти.

В остальных устройствах 1 сопряжения, подключенных к данному процессору, прохождение управляющих сигналов на блоки памяти и коммутация шин данных и младших разрядов адреса процессора и блоков памяти запрещены. После этого процессор устанавливает необходимую информацию на шину данных и подает сигнал ЗП на соответствующую линию шины управления. Так как шины данных и мпадших разрядов адреса процессора и память оказываются соединенными, то информация, установленная на шине данных и младших разрядов адреса, поступает на шину данных и младших разрядов адреса блока 12 памяти. Сигнал ЗП поступает на вход приемопередатчика 7 и с его выхода на линию 3II шины управления блока 12 памяти ° По сигналу ЗП информация, установленная на шине данных блока 12 памяти, записывается в ячейку блока

12 памяти, адрес которой установлен на шине адреса блока памяти. Информация с выходов регистра 4 номера массива поступает на старшие разряды шины адреса блока 12 памяти, Младшие разряды шины адреса блока 12 памяти непосредственно соединены с одноименными младшими разрядами шины адреса процессора, Таким образом, информа1319039 ция, записанная на регистре 4 номера массива, указывает на номер банка 13 памяти в блоке 12 памяти, а адрес, поступающий из процессора на мпадшие разряды шины адреса, указывает на адрес ячейки памяти внутри банка 13 памяти. Аналогично происходит чтение процессором информации из блока 12 памяти, но при этом процессор выдает сигнал ЧТ на шину управления, который поступает с соответствующей линии шины управления процессора на линию ЧТ управления блока 12 памяти.

После этого блок 12 памяти устанавливает на шину данных информацию, записанную по адресу, установленному на шине адреса блока 12 памяти, которую процессор считывает со своей шины данных. Закончив цикл обращения к памяти, процессор снимает сигнал

СИА, отключая тем самым дешифратор 2 сегмента. На выходе дешифратора 2 сегмента появляется. уровень нуля. !

Этот нуль, поступая на вход элемента И 10, блокирует выдачу сигнала требования прерывания, поступая на вход элемента И 9, поддерживает уровень нуля на его выходе, запрещая тем самым установку триггера ll в единицу и поступая на нулевой вход триггера 11 устанавливает его прямой выход в нуль, раскоммутируя тем самым шины данных, управления и адреса процессора и блока 12 памяти.

Кроме того, инверсный выход триггера

11 снимает уровень нуля с линии системной шины 14 блокировки, сообщая другим процессорам, что данный блок памяти освободился.

Формула и з о б р е т е н и я

Устройство для сопряжения процессора с многоблочной памятью, содержащее с первого по третий приемопередатчики, дешифратор адреса, дешифратор сегмента, регистр номера массива и коммутатор, причем выход регистра .номера массива соединен с информационным входом первого приемопередатчика и с выходом устройства для подключения старших разрядов адресного входа памяти, выход первого приемопере-. датчика соединен с входом/выходом устройства для подключения входа/выхода данных процессора, с входом второго приемопередатчика и с первым входом/выходом коммутатора, выход второго приемопередатчика соединен с входом регистра номера массива, первая группа входов дешифратора адреса соединена с входом устройства для подключения младших разрядов ад5 ресного выхода процессора и с первым входом коммутатора, вторая группа входов дешифратора адреса соединена с первым входом дешифратора сегмента и с входом устройства для подключения старших разрядов адресного выхо- ° да процессора, с первого по третий входы дешифратора адреса соединены с входами устройства для подключения соответственно выходов "Запись"

15 "Чтение" и Синхронизация адреса" процессора, первый выход дешифратора адреса соединен с входом разрешения первого приемопередатчика, вход разрешения второго приемопередатчика

20 соединен с вторым выходом дешифрато1 ра адреса, третий вход дешифратора адреса соединен с вторым входом дешифратора сегмента, с первого по тре- .

25 тий входы дешифратора адреса соединены соответственно с первого по третий входами третьего приемопередатчика, с первого по третий выходы которого соединены с выходами устройства для подключения к входам "3aлись", "Чтение" и "Синхронизация адреса" памяти, первый, второй выходы ,коммутатора соединены соответственно с входом разрешения третьего приI емопередатчика и с выходом устройст. ва для подключения младших разрядов адресного входа памяти, второй вход/

/выход коммутатора соединен с входом/выходом устройства для подключе40 ния входа/выхода данных памйти, о тл и ч а ю щ е е с я тем, что, с целью повышения производительности устройства при организации многопроцессорной системы, в него введены пер45 вый, второй элементы И, триггер, причем выход дешифратора сегмента соеди- . нен с первыми входами первого, второго элементов И и с нулевым входом триггера, вход синхронизации и информационный вход которого соединен с выходом первого элемента И, нулевой выход триггера соединен с вторым входом второго элемента И, с вторым входом первого элемента И и с входом/выходом устройства для подключения системной шины блокировки устройства, выход второго элемента И соединен с выходом устройства для подключения входа прерывания процессора, единич10

1319039 ный выход триггера соединен с третьим входом второго элемента И, с вторым входом и с входом разрешения коммутатора.

Фиг. 2

Составитель С. Бурухин

Техр ед И. Попович

Редактор О. Бугир

Корректор Т. Колб

Заказ 2514/44 .Тираж 672

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4