Цифроаналоговый преобразователь

 

Изобретение относится к области вычислительной и измерительной технике и может быть использовано для преобразования цифровых величин в аналоговые. Цель изобретения - повышение быстродействия цифроаналогового преобразователя, построенного на основе избыточных измерительных кодов и обладающего возможностью осуществления самопроверки. Цифроаналоговый преобразователь (ЦАП) содержит входные шины преобразуемого кода, блок 2 постоянной памяти, фибоначчиевый сумматорвычитатель 3, регистр 4 последовательного приближения, основной ЦАП 5, блок 6 сравнения , дополнительный ЦАП 7, регистр 8 сдвига, блок 9 управления, первый и второй блоки 10, 11 оперативной памяти, элемент 12 ИЛИ, вычислительный блок 13, цифровой коммутатор 14, выходную шину 15. Увеличение быстродействия достигается за счет параллельной обработки разрядов при коррекции входного кода в рабочий код основного ЦАП 5, 2 з.п. ф-лы, 5 ил. 1СЛ 00 со ю 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (д1) 4 Н 03 М 1/66

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPGHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 392 079/24-24 (22) 08.07.85 (46) 23.06.87. Бюл. № 23 (72) А. П. Стахов, А. Д. Азаров, В. И. Моисеев, В. Я. Стейскал, И. П. Степанова и Т. Н. Васильева (53) 681.325(088.8) (56) Авторское свидетельство СССР № 953721, кл. Н 03 М 1/66, 1982.

Авторское свидетельство СССР № 1216829, кл. Н 03 М 1/66, 1984. (54) ЦИФРОАНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к области вычислительной и измерительной технике и может быть использовано для преобразования цифровых величин в аналоговые. Цель изобретения — повышение быстродействия циф„„80„„1319280 А 1 роаналогового преобразователя, построенного на основе избыточных измерительных кодов и обладающего возможностью осуществления самопроверки. Цифроаналоговый преобразователь (ЦАП) содержит входные шины преобразуемого кода, блок 2 постоянной памяти, фибоначчиевый сумматорвычитатель 3, регистр 4 последовательного приближения, основной ЦАП 5, блок 6 сравнения, дополнительный ЦАП 7, регистр 8 сдвига, блок 9 управления, первый и второй блоки 10, 11 оперативной памяти, элемент 12 ИЛИ, вычислительный блок 13, цифровой коммутатор 14, выходную шину 15.

Увеличение быстродействия достигается за счет параллельной обработки разрядов при коррекции входного кода в рабочий код основного ЦАП 5, 2 з.п. ф-лы, 5 ил.

1319280

Я тр.!, QTм

55

Изобретение относится к вычислительной и измерительной технике и может быть использовано для преобразования цифровых величин в аналоговые.

Цель изобретения — повышение быстродействия цифроаналогового преобразователя.

На фиг. 1 приведена функциональная схема цифроаналогового преобразователя; на фиг. 2 — функциональная схема блока управления; на фиг. 3 — функциональная схема вычислительного блока; на фиг. 4 и 5 — граф-схема алгоритма работы цифроаналогового преобразователя.

Цифроаналоговый преобразователь содержит входные шины 1 преобразуемого кода, блок 2 постоянной памяти, фибоначчиевый сумматор-вычитатель 3, регистр 4 последовательного приближения, основной цифроаналоговый преобразователь 5, блок 6 сравнения, дополнительный цифроаналоговый преобразователь 7, регистр 8 сдвига, блок

9 управления, первый и второй блоки 10 и

11 оперативной памяти, элемент ИЛИ 12, вычислительный блок 13, цифровой коммутатор 14, выходную шину 15.

Блок 9 управления имеет входы 16 — 24 с первого по девятый и выходы 25 — 34 с первого по десятый, при этом четвертый вход

19 блока 9 управления является шиной

«Запуск», а седьмой и восьмой входы 22, 23 блока 9 управления являются соответственно первой и второй управляющими шинами.

Блок 9 управления (фиг. 2) выполнен на регистре 35, генераторе 36 тактовых импульсов, первом и втором фибоначчиевых реверсивных счетчиках 37 и 38, мультиплексоре 39 и постоянном запоминающем устройстве 40.

Вычислительный блок 13 (фиг. 3) выполнен на блоке 41 постоянной памяти, блоке

42 оперативной памяти, фибоначчиевом сумматоре-вычитателе 43, первом регистре 44, первом и втором цифровых коммутаторах

45 и 46 и втором регистре 47.

Входные шины 1 преобразуемого кода разделены на две группы из m старших и (и — m) младших разрядов, где п — число разрядов преобразуемого кода.

Блок 11 íà m входов и m выходов содержит m-разрядные слова старших с и-го по (и — m+1)-й разрядов, являющиеся цифровыми эквивалентами слов старших с п-го по (и — гп+1) -й разрядов входного кода.

Блок 10 на m входов и (и — m+1) выходов содержит (и — гп+1) -разрядные слова для формирования младших с (и — m+1)-го по 1-й разрядов рабочего кода КРао, являющиеся цифровыми эквивалентами слов старших с и-ro по (и — m+1)-й разрядов входного кода К и представляющие код разности весов единичных разрядов старших групп входного К и рабочего КРао кодов.

Цифроаналоговые преобразователи 5 и 7 должны быть выполнены на основе избыточных измерительных кодов (ИИК) . Любое дей

40 ствительное число в ИИК можно представить в виде

N= Х а;а, Т.о где а; 0,1} — двоичная цифра в i-м разряде кода; а — вес i-го разряда кода, причем

1(а (2 и а =4 ..

Блок 2 на (и — m+2) входов и (и — m+1) выходов содержит цифровые эквиваленты младших с (и — m+1)-го по 1-й разрядов кода Края.

Устройство работает в режимах поверки и непосредственного преобразования входного кода с иррациональным основанием в аналоговую величину. К увеличению быстродействия ЦАП в режиме преобразования код-аналог приводит применение принципа параллельной обработки разрядов при коррекции входного кода. Сущность корреции заключается в преобразовании входного кода К в рабочий код Kpa6.. При этом код К разбивается на m-разрядную группу старших разрядов и (и — m) -разрядную группу младших разрядов, обработка которых происходит параллельно с учетом кодов реальных значений весов разрядов ЦАП, определенных в режиме поверки. Поверка осуществлятся на основе сравнения различных кодовых представлений, соответствующих одному и тому же значению аналоговой величины.

В режиме поверки производится определение кодовых реальных весов разрядов основного ЦАП 5, причем его разряды делятся на группы неточных (старших) и точных (младших) разрядов. Такой подход спра ведлив для формирования весов разрядов

ЦАП с одинаковой относительной погрешностью 6Q. В этом случае абсолютные отклонения pe от требуемых значений ©.Р для старших разрядов будут большими, и для младших — малыми. Поэтому определение кодов реальных весов разрядов производится только для группы из m старших разрядов. Значение определяется из условия

Я Р ljgn — m+ 1 Я Р.2 где п — количество разрядов основного

ЦАП 5; Q, i-отклонения от требуемого значения веса (и — m+1) -го разряда; — значения весов 1-го и 2-го младших разрядов соответственно.

После изготовления предлагаемого ЦАП измеряются реальные веса точных разрядов, их кодовые эквиваленты записываются в блок 41 и в дальнейшем используются при поверке. Определение кодов реальных весов неточных разрядов производится в режиме поверки и осуществляется последовательно от младшего из неточных разрядов к старшему. При этом дополнитель1319280

15 у tt

К;= К; — Z a!. N» е=

О, А; (A I, gI =

1, А;ОА„.

YI Q — 1+1 ный ЦАП 7 генерирует ступенчато нарастающий аналоговый сигнал А, число уровней которого соответствует числу неточных разрядов основного ЦАП 5.

Определение реального веса каждого неточного разряда производится за два цикла.

В первом цикле происходит преобразование j-й ступени сигнала А, поступающего на первый вход блока 6 сравнения, в код

Kj. При этом на второй вход блока 6 поступает компенсирующий аналоговый сигнал А-, формирующийся на выходе ЦАП 5. Причем блок 9 в первом цикле выдает сигнал запрета на включение j-го поверяемого разряда.

Первый цикл поверки осуществляется следующим образом. По команде из блока

9 старший разряд регистра 4 устанавливается в единичное состояние. На выходе ЦАП 5 при этом появится аналоговый сигнал Ак!, равный весу старшего разряда

Q . С помощью блока 6 производится сравнение величин аналоговых сигналов Aj u

АкI. Выходной сигнал у блока 6 удовлетворяет условию

Если в результате сравнения yI= 1, то и-й разряд в регистре 4 остается в единичном состоянии. Далее происходит включение следующего (п — 1) -го разряда. При этом компенсирующий аналоговый сигнал А, станет равным сумме величин Q„è Q„

Если у = О, то п-й разряд в регистре 4 сбрасывается в нулевое состояние и также включается следующий (п — 1) -й разряд, при этом А = Q, .

Далее производится сравнение аналоговых сигналов А; и Ак . Преобразование осуществляется за и этапов сравнения. Величина компенсирующего аналогового сигнала А. на каждом этапе определяется из выражения где yI — выходной сигнал блока 6 на 1-м этапе;

Q„ IyI — вес (и — 1+1)-го разряда LIAH 5.

По выходным сигналам блока 6 и с помощью блоков 41, 42 результат первого кодирования j-й ступени аналогового сигнала вычисляется в фибоначчиевом сумматоре вычитателе 43 по формуле где a! — двоичная цифра 1-го разряда, определяемая блоком 6;

NI — код реального веса 1-го разряда, хранящийся в блоке 41.

Операция суммирования в фибоначчиевом сумматоре-вычитателе 43 повторяется для все значащих разрядов кода К ;.

Во втором цикле поверки производится повторное уравновешивание 1-й ступени аналогового сигнала А; блоками 4, 9, 14, причем запрета включения j-го поверяемого разряда не происходит.

Код К; второго результата уравновешивания получается последовательным вычитанием из кода К» хранящегося в блоке

43 после первого цикла, реальных весов разрядов NI, оставленных включенными в результате повторного кодирования.

Код К; второго результата уравновешивания вычисляется в блоке 43 по формуле где a! — двоичная цифра l-го разряда, определяемая в блоке 6 при повторном уравновешивании.

Причем, так как с целью упрощения вычислений перед началом ре.кима самоповерки кодам реальных значений весов неточных разрядов присваиваетс я нулевое значение, то код К; соответствует колу,реал»ного значения веса j-го разряда (3,= К,).

Далее код М1 переп <с»!» "ется в блок 42. Н» этом процесс определен и» кода реал ьного значения веса j-го разряда ЦЛII 5 заканчивается.

Определение кодов реа I»HhIx значений весов остальных неточных разрядов происходит аналогично и с учетом рансе определенных кодов весов младших неточных разрядов. Процесс поверки заканчивается после определения кодов реальных значений весов всех старших разрядов.

На втором этапе поверки при имитации различных входных кодовых комбинаций производится вычисление цифровых эквивалентов слов старших разрядов входного кода и цифровых эквивалентов слов старших разрядов входного кода. представляющих код разности весов единичных разрядов старших групп входного и рабочего кодов.

В качестве имитатора старших разрядов входного кода используется фибоначчиевый реверсивный счетчик 37, который последовательно формирует Вср возможные комбинации. Для каждого имитированного входного кода определяется цифровой эквивалент путем суммирования кодов реальныi значений весов старших значений разрп дов, а также определяется код разности и. сов единичных разрядов старшей грм и»: сымитированного входного и рабочего кодов.

Цифровые эквиваленты слов старших разрядов, вычисленные для каждого из ко1319280

Формула изобретения

55 дов, записываются в блок 11, а коды разности весов единичных разрядов старших групп входного и рабочего кодов — в блок 10.

Адрес блоков 10 и 11 задается фибоначчиевым реверсивным счетчиком 38. Блок 11 должен содержать группу старших разрядов рабочего кода. Причем эта кодовая комбинация определяется так, что сумма реальных весов единичных разрядов этой группы меньше или равна сумме весов разрядов, образующих адрес. Разность этих сумм представляется в виде кода и записывается в блок 10.

Работа устройства на втором этапе поверки осуществляется следующим образом.

По сигналам блока 9 обнуляются регистры 44 и 47, фибоначчиевый сумматор-вычитатель 43. Фибоначчиевый реверсивный счетчик 37 устанавливается в нулевое состояние. С помощью цифрового коммутатора

45 содержимое фибоначчиевого реверсивного счетчика 37 записывается в регистр 44, остальные разряды которого заменяются нулями.

Затем в фибоначчиевый сумматор-вычитатель 43 записывается содержимое регистра 44 и код реального веса старшего разряда Kpп, хранимый в блоке 42, и они сравниваются. При сравнении анализируется выходной сигнал 21 блока 43. Причем, если выходной сигнал 21 равен О, то содержимое регистра 44 не изменяется и в регистр 47 записывается ноль при помощи блока 9.

Если выходной сигнал 21 равен 1, то в регистр 44 записывается остаток (дальнейшее сравнение производится с ним), а в регистр 47 — единица.

Далее сравнивается содержимое регистра 44 с кодом реального веса следующего старшего разряда К „ь Сравнение происходит аналогично и это выполняется для всех кодов реальных значений весов старших разрядов, определенных на первом этапе поверки. В результате в регистре 47 сформируется код N>, являющийся цифровым эквивалентом слов старших разрядов входного кода, который по сигналу блока 9 перепишется в блок 11. Содержимое регистра

44 перепишется в блок 10. Адрес блоков 10 и

11 задается фибоначчиевым реверсивным счетчиком 38.

После этого счетчик 37 меняет свое состояние и весь процесс происходит аналогично описанному.

В режиме непосредственного преобразования входной п- разрядный код К поступает на входную шину 1. Старшие с п-го по (п — m+ 1) -й разряды кода К с помощью блока 11 преобразуются в старшие с (п)-ro no (и — гп+1) -й разряды рабочего кода Крае.

Старшие с (и)-ro по (и — m+1)-й разряды кода с помощью блока 10 преобразуются также в код разности весов единичных разрядов старших групп входного кода и рабочего Кр-б кодов. Код с выхода блока

10 с помощью блока 3 суммируется с группой младших (n — m) разрядов, поступающих на второй информационный вход блока

3, и поступает на вход блока 2. С помощью блока 2 формируются младших (и — m+1) разряды кода Кр.о (п — гп+1) -й разряд кода

Краб определяется при помощи элемента ИЛИ

12 в результате логического сложения младшего 11 и старшего 2 разрядов блоков.

Код с выходов блоков 11, 12 и 2 поступает на вход коммутатора 14. После коммутации код Киб поступает на вход ЦАП 5, в результате чего на выходной шине 15 уст- ройства появится аналоговая величина, соответствующая входному коду К.

Блок 9 управления выполнен на базе последовательностной схемы с использованием постоянного запоминающего устройства.

Необходимые для управления функционированием ЦАП управляющие и условные сигналы приведены в таблице при п=6, m= 3.

Алгоритм работы устройства (фиг. 4 и 5) состоит из вершин В (1 — 3) — начальная установка регистра 4 блока 43, запись в регистр 8; В (4 — 26) — первое кодирование

А4 с запретом; В (27 — 64) — второе кодирование А4 без запрета; В (65 — 68) — запись

Кр4 в блок 42, сдвиг регистра 8, обнуление блока 43; В (69 †1) — первое кодирование

А5 с запретом; В (101 †1) — второе кодирование А5 без запрета; В (146 †1) запись Kps в блок 42, сдвиг регистра 8, обнуление блока 43; В (150 †1) первое кодирование А6 с запретом; В (187 †2) второе кодирование А6 без запрета; В (242) запись Кщ в блок 42; В (243 — 244) — обнуление блоков 43, 44, 47, установка в «О» счетчика 37; В (245 — 368) — определение цифровых эквивалентов слов старших разрядов входного кода и цифровых эквивалентов слов старших разрядов входного кода, представляющих код разности весов единичных разрядов стари их групп входного и рабочего кодов; В (369 — 376) — непосредственное цифроаналоговое преобразование.

1. Цифроаналоговый преобразователь, содержащий основной цифроаналоговый преобразователь, первый блок оперативной памяти, управляющий вход которого подключен к первому выходу блока управления, выходы подключены . к соответствующим первым информацонным входам фибоначчиевого сумматора-вычитателя, первый и второй выходы которого подключены соответственно к первому и второму входам блока управ.пения, управляющие входы фибоначчиевого сумматора-вычитателя подключены к соответствующим вторым выходам блока управления, третий выход которого подключен к управляющему входу цифрового коммутатора, четвертый и пятый выходы блока

1319280 управления подключены соответственно к тактовому и информационному входам регистра последовательного приближения, шестой и седьмой выходы блока управления подключены соответственно к входам записи и сдвига регистра сдвига, выходы которого подключены к входам дополнительного цифроаналогового преобразователя, выход которого подключен к первому входу блока сравнения, второй вход которого подключен к выходу основного цифроаналогового преобразователя и является выходной шиной, выход блока сравнения подключен к третьему входу блока управления, четвертый вход которого является шиной «запуск», отличающийся тем, что, с целью повышения быстродействия, в него введены блок постоянной памяти, второй блок оперативной памяти, элемент ИЛИ, вычислительный блок, информационные входы которого являются соответствующими входными шинами m старших разрядов преобразуе- 20 мого кода, управляющие входы вычислительного блока подключены к соответствующим восьмым выходам блока управления, первый и второй выходы вычислительного блока подключены соответственно к пятому и шестому входам блока управления, девятый выход которого подключен к управляюшему входу второго блока оперативной памяти, информационные входы которого объединены с соответствующими информационными входами первого блока оперативной памяти и подключены к соответствующим третьим выходам вычислительного блока, адресные входы второго блока оперативной памяти объединены с соответствующими адресными входами первого блока оперативной памяти и подключены к соответствующим десятым выходам блока управления, седьмой и восьмой вход которого являются соответственно первой и второй управляющими шинами, девятый вход подключен к выходу окончания преобразования регистра последовательного прибли- 40 жения, информационные выходы которого подключены к соответствующим первым информационным входам цифрового коммутатора, выходы которого подключены к входам основного цифроаналогового преобразователя, вторые п информационных входов, где п — число разрядов преобразуемого кода, подключены соответственно к выходам блока постоянной памяти с первого по (n m)-й, выходу элемента ИЛИ, выходам второго блока оперативной памяти с вто- 50 рого по m-й, первый выход которого подключен к первому входу элемента ИЛИ, второй вход которого подключен к (n т+1) выходу блока постоянной памяти, входы которого подключены к соответствующим третьим выходам фибоначчиевого сумматора-вычитателя, вторые информационные входы которого являются соответствующими входными шинами n — m младших разрядов преобразуемого кода.

2, Преобразователь по п. 1, отличающийся тем, что вычислительный блок выполнен на блоке постоянной памяти, блоке оперативной памяти, первом и втором регистрах, первом и втором цифровых ком мутаторах, фибоначчиевом сумматоре-вычитателе, первый и второй выходы которого являются соответственно первым и вторым выходами вычислительного блока, третьи выходы подключены к соответствующим информационным входам блока оперативной памяти и к соответствующим первым информационным входам первого цифрового коммутатора, первые информационные входы фибоначчиевого сумматора вычитателя подключены к соответствуюгцим выходам блоков постоянной и оперативной памяти, соответствующие адресные входы которых и входы разрешения считывания попарно объединены, вторые информационные входы фибоначчиевого сумматора-вычитателя объединены с соответствующими первыми информационными входами второго цифрового коммутатора и подключены к соответствующим выходам первого цифрового коммутатора, вторые информационные входы второго цифрового коммутатора подключены к соответствующим выходам второго регистра, третьи, информационные входы второго цифрового коммутатора являются соответствующими информационными входами вычислительного блока, а выходы являются соответствующими третьими выходами вычислительного блока, при этом адресные входы, вход разрешения считывания и вход записи-считывания блока оперативной памяти, управляющие входы фибоначчиевого сумматора-вычитателя, входы записи и обнуления первого регистра, адресный вход и вторые информационные входы первого цифрового коммутатора, первый и второй адресные входы второго цифрового коммутатора, входы записи и обнуления второго регистра являются соответствующими управляющими входами вычислительного блока.

3. Преобразователь по п. 1, отличающийся тем, что блок управления выполнен на блоке постоянной памяти, регистре, генераторе тактовых импульсов, первом и втором фибоначчиевых реверсивных счетчиках, мультиплексоре, выход которого подключен к первому адресному входу блока постоянной памяти, выходы которого подключены к соответствующим информационным входам регистра, тактовый вход которого подключен к выходу генератора тактовых импульсов, вход обнуления является четвертым входом блока управления, выходы регистра с первого по четвертый являются соответственно выходами с четвертого по седьмой блока управления, выходы регистра с пятого по девятый являются соответствующими вторыми выходами блока управления, выходы регистра с десятого по двадцать третий, выходы первого фибоначчиевого реверсивного счетчика, входы которого

1319280

9 10

Сигнал

Обозначение

Номер связи

Примечание

Выход блока 6

Х1

Завершение преобразования

Х, 1-й выход блока 3

2-й выход блока 3

1-й выход блока 43

2 — и выход блока 43

При Х7=1 — поверка

Режим 1

Режим 2

При Х6= 1 — разрешение преобразования

28 У

Синхроимпульс регистра 4

29 У,, Информационный вход регистра 4

Запись регистра 8

Сдвиг регистра 8

30 У, 31

1-й управляющий вход блока 3

2-й управляющий вход блока 3

У5

У6

3-й управляющий вход блока 3

4-й управляющий вход блока 3

5-й управляющий вход блока 3

У9 подключены к выходам регистра с двадцать четвертого по двадцать шестой, и выходы регистра с двадцать седьмого по тридцатый являются соответствующими восьмыми выходами блока управления, выходы регистра с тридцать первого по тридцать третий подключены к соответствующим входам второго фибоначчиевого реверсивного счетчика, выходы которого являются соответствующими десятыми выходами блока управления, выходы регистра с тридцать четвертого по тридцать шестой являются соответ16 Х

17 Х, 20 Х6

21 Х

22 Х„

23 Ха ственно девятым, первым и третьим выходами блока управления, выходы регистра с тридцать седьмого по тридцать девятый подключены к соответствующим управляющим входам мультиплексора, выходы регистра с сорокового по сорок седьмой подключены к адресным входам блока постоянной памяти с второго по девятый, информационные входы мультиплексора с первого по восьмой являются соответственно третьим, девятым, 10 первым, вторым, пятым, шестым, седьмым и восьмым входами блока управления.

1319280

Адрес блоков 41 и 42

32.1 У <>

32. 2 Y

Выборка блоков 41и 42 При Y = 1 — выборка блока 41

32.3 У г

При Y = 1 — запись

Запись-считывание блока 42

1-й управляющий вход блока 43

2-й управляющий вход блока 43

3-й управляющий вход блока 43

32.4

4-й управляющий вход блока 43

Ъь

5-й управляющий вход блока 43 ул

YiI

32.5 У, Импульс записи регистр

6-й управляющий вход блока 43

32.6 Уго Обнуление регистр 44

32.7 Уг Адрес коммутатора 45

При Y „= 1 — коммутируется выход блока 43

Режим счетчика 37

При Y = 1 — суммирование

Угг

Уг Установка в "О" счетчика 37

Синхроимпульс счетчика 37

32.9 Уг 1-й адрес коммутатора 46

32. 10 Уг 2-й адрес коммутатора 46

При Уг — 1, Угв — 1 коммутируется группа

32.11 Уг Запись регистра 47

32.12 Уг Обнуление регистра 47

Продолжение таблицы

При У» 1 коммути руется выход регистра 44

При Y — 1 — к омму ти— руется выход регистра 47 старших разрядов входного кода

1319280

Продолжение таблицы

1 (2

1 — суммирова38

При ние

У29

У29 Режим счетчика

"0 счетчиСинхроимпульс ка 38

Уу счетчи1 — запись

При

Уьг

33 У32 Запись-считывание блока 11

1 — запись

При

Узь

25 У9 Запись-считывание блока 10.

Уы Адрес коммутатора 14

27 гв г9

18

2»

18

17

28

2l

22

Х1

Х2

Х3

Х5

Хб

Х7

Х89

76

71

7г в

7»

76

77

1В

Ig

26

27 гг

23

z4

26

27

Z8

29

377

31

32

33

3»

36

37

38

»6

»!

»»

»5

»6

»7

32!

321

32z

323

3Z»

325

3Ъ, э-ЗЪ, э 32»

-э- зг»

Згб э 3гв

327

328

328 э 3210

32!7

3z 7z

38 3»

33

19

Ф77г.2

У3р Установка в ка 38

1 г

77

6

8

777

1г

73

7»

76

17

78

19

26

21

22

23 г»

26 г7

28

29

31

32

33

37

Ф

»3

»5

»6

»7

При Y = 0 — коммутируется выход регистра 4!

3

»

5 б

7 в

16 !

72

11

Т5

76

77

ТВ

79

Z77

21

22

23

2»

26

27 гв г9

36

31

32

33

3»

36

37

38

3g

»6

М

»г и»

»5

»6

1319280

1319280

Составитель В. Першиков

Редактор Н. Гунько Техред И.. Верее Корректор Г. Решетник

Заказ 2531/56 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4