Цифровой преобразователь тригонометрических функций

 

Изобретение относится к вычислительной технике и предназначено для преобразования кода аргумента в прямой или дополнительньй код синуса и косинуса, ретрансляции кода аргумента, преобразования его в обратный код, а (Л со ю со ij

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4 G 06 F 7/548

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4025531/24-24 (22) 24.02.86 (46) 30.07.87. Бюл.¹ 28 (72) E.Ô.Êèñåëåâ (53) 681,325(088.8) (56) Авторское свидетельство СССР № 1005040, кл. G 06 F 7/548, 1981.

Авторское свидетельство СССР № 970357, кл. G 06 F 7/548, 1981.

„„SU,„, 1327094 А1 (54) ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ ТРИГОНОМЕТРИЧЕСКИХ ФУНКЦИЙ (57) Изобретение относится к вычислительной технике и предназначено для преобразования кода аргумента в прямой или дополнительный код синуса и .косинуса, ретрансляции кода аргумента, преобразования его в обратный код, а

13270 также преобразования прямого кода аргумента в дополнительный и дополнительного в прямой код с обнаружением переполнения и его исправлением. Цель изобретения — повышение точности.

Преобразователь содержит входы (2+и)разрядного кода аргумента, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, блок элементов ИЛИ, блок памяти m-разряди ного кода синуса угла от 0 до (1-2 )» й/2 рад, где n - число адресных входов блока памяти, причем m > и, и первый блок элементов ИСКЛЮЧЛЮЩЕЕ

ИЛИ. Новым в преобразователе является то, что он содержит второй блок 6

94 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре элемента И 7-10, три сумматора 11,12

13, блок 14 управления, элемент ИНЕ 29, элемент ИЛИ-НЕ 30, коммутатор

31 кодов, входы трехразрядного кода операции и вход выбора. Данный преобразователь может быть использован в специализированных многофункциональных быстродействующих вычислителях с числом значащих разрядов и <

6 10, например, для построения цифрового преобразователя координат устройства отображения информации метеорадиолокатора. l з.п.ф-лы, 2 ил.

1 табл.

Изобретение относится.к вычислительной технике, предназначено для преобразования кода аргумента в прямой или дополнительный код синуса или с; косинуса, ретрансляции кода аргумента, преобразования его в обратный код, а также преобразования прямого кода аргумента в дополнительный и дополнительного в прямой код с обнаружением переполнения и его исправлением, В процессе функционирования ЦПК выполняет операции линейного и функционального преобразования координат- 15 ной информации для синтеза на экране информационной модели.

Цель изобретения — повышение точности.

На фиг.l изображена функциональная схема цифрового преобразователя тригонометрических функций; а на фиг,2 — функциональная схема блока управления.

Преобразователь (фиг.1) содержит 2Ь первый 1 и второй 2 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, блок 3 элементов ИЛИ, блок 4 памяти, первый 5 и второй 6 блоки элементов ИСКЛЮЧА10ЩЕЕ ИЛИ, первый 7, второй 8, третий 9 и четвертый 30

10 элементы И, первый 11, второй 12 и третий 13 сумматоры„ блок 14 управления, входы первого 15, второго 16 и третьего 17 разрядов кода операции, вход 18 первого, вход 19 второго и входы 20 остальных разрядов кода аргумента, выходы с первого 21 по восьмой 28 блока 14 управления, элемент

29 И-HF элемент 30 ИЛИ-НЕ, коммутатор 31 кодов и вход 32 выбора преоб разователя.

Блок 14 управления (фиг.2) содержит первый 33 и второй 34 коммутаторы сигналов, первый 35, второй Зб и третий 37 инверторы, первый 38,второй 39 и третий 40 элементы И, первый 41 второй 42 и третий 43 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент 44 2ИИЛИ, первый 45 и второй 46 элементы

ИЛИ-НЕ„ элемент 47 ИЛИ и элемент 48

И-HE.

Предлагаемый преобразователь реаР лизован для и == 10 на интегральных схемах (ИС) серий 505 и 533 так, что блок 4 содержит четыре ИС 505 РЕЗ с прошивками 0068-007!,и инвертор, сумматор 1! — одну ИС 533 ИМ5, сумматор

12 или 13 — одну ИС 533 ИМ5 и две

ИС 533 ИМ6, коммутатор 31 — три ИС

533 КП11 и инвертор,через который вход выбора коммутатора 31 связан с инверсными входами выбора его ИС 533

КП11 (ИС 533 КП11 имеет выходы с тремя состояниями и является коммутатоI ром двух четырехразрядных кодов), а коммутаторы ЗЗ и 34 выполнены на ИС

533 KIIll, являющейся коммутатором одного из восьми сигналов на один выход, а остальные узлы преобразователя выполнены на логических элементах

ИС серии 533.!

327

В блоке 4 можно выделить два постоянных запоминающих устройства, каждое из которых имеет m = 16 выходов с тремя состояниями, инверсный вход выбора и n - = 9 адресных входов, являющихся входами младших разрядов кода адреса блока 4, вход старшего разряда которого связан через инвертор с входом выбора первого ПЗУ (с входами выбора двух ИС 505 РЕ3 с прошивками 0071 и 0070) и непосредственно подключен к входу выбора второго

ПЗУ (к входам выбора двух ИС 505 РЕ3 с прошивками 0069 и 0068), запрограм- !5 мированного на воспроизведение кода синуса в угле от О до (7/4) (1-2 "" ) радиан, а первое ПЗУ запрограммировано на воспроизведение кода синуса в угле от ))/4 до (71 /2) (1-2 ") рад, при этом выходы и+1 старших разрядов обоих ПЗУ поразрядно соединены между собой и являются выходами блока 4. (т1/2) ° t 2 1 (-; 2

+ cl + Ы.„ 1; (Т) где а ; разрядная цифра i-го (i !

90 !929. ° .9п) разряда кода Ы; код, образованньп п младл шими разрядами кода и определяющий прямой приведенньп угол „ = (> /2) о д 9 код, определяющйй дополнительный до и/2 приведенный. у ол "акоп = (7/2 oL> „9 г код положительной единицы, т.е. 1 = 01,0,...,0.

С учетом принятых обозначений и связи (1) работу преобразователя мож35!но описать следующим образом.

На устройство поступают сигнал

П32 его выбора, код У=У1У2УЗ=

=П15П16П17 операции, сигналы П!8 и

П19 старших разрядов кода аргумента

40 и код Ф20, образованный младшими разрядами кода аргумента. Причем в зависимости от значения сигнала П15 сигналы П18 и .П19 и код Ф20 определяют входной(2+ь1-разрядный код(аргумент) л

45 а или с в соответствии с выражениями (а а,...,а ) ч П15 . (dg,. о! ) Сигнал П32 является для преобразователя как сигналом синхронизации (при П32=0 запрещена работа элементов 7 и 29, т.е. вырабатываются сигналы П7=0 и П29=1, а при П32=1

d.= (Г/2) - с = (Т/2) .

99 1Ф4 с др= Ес ; 2

П18 =- П15 а0 ч П15 Ы.„

П!9 = П15 аО ч П15 о 9

Ф20 = 6 = 8„,..., B„ = П15

094

В предлагаемом преобразователе операндами являются код а = а N

o ° ° а,, а„, ...,а„(где а и ао» разрядные цифры знакового и дополни-, тельного знакового разрядов модифицированного обратного или прямого, или л дополнительного кода а координаты а, например прямоугольной координаты х = а или у = а маркера) операции ли-. л нейного преобразования, код 9 угла Ф являющегося аргументом операции функ ционального преобразования, коды л л

sin и и cos d. а также промежуточные коды, каждьп из которых обозначается буквой Ф с соответствующим номером, и выходной код Ф31.

1 I

Связь между кодом oL (этот код является для преобразователя входным при П! 5=1) и углом характеризуется выражениями работа этих элементов разрешена, т.е.

П7=П12 П25, а П29=П13), так и сигналом выбора, поскольку выходы коммутатора 31 находятся при П32=0 в третьем состоянии, а при П32=1 разрешены так,, П21 =- П18 (П16 П17) и П18 ° (П16 П17) = П41;

П22 = П18 П16 ч П16 (П17 П19 ч П17 П19) .= П44;

П23 = П16 П17 = П45;

П24 = П18 П16 v (П186П19) Пlб = П42; (3) П25 = П15 П16 . П17 = П15 П23 = П47;

П26 = П15 (П16 П18 - П24 v П15 (П!6 П19 v 1116 П19) = IIÇÇ;

П27 = П15 . L Пlб П17 v II!8 П!6 . (П17 П17 П24)) v II15 . П26 = П34;

П28 = П15 П16 . 1124 = II46, ния на выходах преобразовате— ля устанавливается (2+ A)-разрядный код результата операции согласно таблице истинности и формуле составленными на основе таблицы истинности преобразователя и функциональной схемы (фиг.2) его блока 14 управления.

По указанным неизменным сигналам и кодам в течение такта преобразоваI II!7 . (a)<„vFI17 (а „„)!) V (4) а)чП16

ФЗI = П15 1П16 - (П17 . ачП17

Д15. Г П16 СП17 s in < )1ч П16 (П17 . (cos о! ) „v П! 7 (соз g ) В процессе формирования функции (4) блоки 3 — 5 и сумматоры 11 и 12 (сумматор ll формирует двухразрядный код Ф!1, определяющий знаковый и дополнительный знаковый разряды выходного модефицированнога кода любой операцчи линейного преобразователя вырабатыва— ют кодыв соответствии с выражениями л. обратный код кода а; где а (),„„ или

)дк

45 обозначает модифицированньп прямой (ПК) или дополнительный (ДК) код операнда, заключенного в круглые скобки.

ФЗ = П28 Ф20 ч П28 (! — 2 ); л

Ф4 = sin

Ф5 = П27 ФЗ чП27 - ФЗ;

Ф11 = П21 - I!22 + ОП9; (5) (Ф5 + П26 . 2 ) ч П7 (1 — 2 ), Ф12 = П7

5 132709 что на них пропускается код при П15=

=0 с первого кодового входа, а при

П15=1 — с второго кодового входа коммутатора 31.

Перед началом выполнения тактакаждой из восьми операций сигнала

П32=0 на вход преобразователя поданы сигналы кода соответствующей операции и соответствующего кода аргумента (2), по которым устанавливают- !О ся сигналы кодов ФЗ и Ф5 на выходах

4 6 блоков 3 и 5 и вырабатывается сигнал

П12 переполнения сумматора 12.

Такт преобразования начинается с изменением сигнала П32 с "0" на "1", I

В течение каждого такта остаются неизменными как все сигналы на входах преобразователя, так и коды ФЗ и Ф5, сигналы П8,П9,П12, сигналы, вырабатываемые сумматором 11, и сигналы, вырабатываемые блоком 14 в соответствии с выражениями:

7 1327 а элемент 1 (вырабатывает знаковый разряд) и сумматор 13 (вырабатывает и значащих разрядов) с помощью сигналов П8=П17 П24, П10=П8 П13, П29=П13 П32 и ПЗО=П8 П29 и прямого при П8=0 или обратного при П8=1 кода

Ф4 (этот код образован и+! верным значащим разрядом кода синуса угла

Ы„р при угле с А,„ ) вырабатывает прямой или дополнительный код синуса (косинуса) с усечением и округлением до и значащих разрядов. Это позволяет выполнить операцию функционального преобразования с ошибкой Я, имеющей характеристики

t р 1мс кс apo !макс (7) 094

П32=1. При переходе сигнала П32 из

"1" в "О" такт преобразования заканчивается, выходы коммутатора 31 переходят в третье состояние и начинается подготовка к следующему такту вычисления (на входах преобразователя устанавливаются требуемые значения кода операции и кода аргумента, фор мируются коды ФЗ и Ф5 сигнал П12, сигналы П8 и П9, код Ф11 и сигналы (3), который начнется с переключением сигнала П32 из "О" в "1"., Сравнивая (!) и (6), получаем

IëI -a 1 макс = 2 (6) м =о.

Выполнение третьей и четвертой операций (см. таблицу истинности) происходит с обнаружением и исправлением переполнения разрядной сетки: переполнение обнаруживается формированием сигнала П24 = a Qi y+ а исправление переполнения осуществляется с помощью формирования П28=1 и П26=0 (при П28=1 формируется код

Ф3=1-2 " (при выполнении обеих операций и сигнала П27=0 при выполнении четвертой операции (3).

Обнаружение переполнения и его устранение происходит также при выполнении четвертой операции (преобрал зовании кода (-1) „в прямой код) и выполнении любой операции функционального преобразования (при преобразовании кода Р„р = 0...,,0 в код cl, см. (1)). В этом случае формируется сигнал П17=П12 П25=1, по которому сумматор 12 вырабатывает код Ф12 = 1 — 2 " .

Кроме того, выполнение пятой и седьмой операций происходит также с обнаружением и устранением переполнения разрядной сетки. Переполнение обнаруживается формированием сигналов П8=0, П13=1 и П29=0, а устраняется формированием сигнала П30=1, по которому сумматор 13 формирует код

Ф13=1-2

Таким образом, в течение каждого такта (т,е. при П32=1) .преобразования предлагаемое устройство формирует код (4) результата выполнения одной из восьми операций (см. таблицу истинности). Этот код может. быть снят с преобразователя также по сигналу т.е. точность предлагаемого преобразователя примерно в четыре раза выше точности прототипа при одинаковых

20 блоках памяти сравниваемых объектов.

Формула изобретения

1. Цифровой преобразователь триго26 нометрических функций, содержащий блок памяти, блок управления, сумма.тор, коммутатор, группу элементов

ИЛИ, два блока элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ, выход первого блока элементов

30 ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом первого слагаемого первого сумматора, отличающийся тем, что, с целью повышения точности, в него введены четыре элемента И, два сумматора, элемент И-НЕ, элемент ИЛИ-НЕ и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вход выбора режима преобразования соединен с первым управляющим входом коммутатора, первый разряд входа кода

40 операций преобразователя соединен с вторым управляющим входом коммутатора и первым входом условий блока управления, а второй разряд входа ко-да операций преобразователя соединен

45 с вторым входом условий блока управления, третий разряд входа кода операций соединен с третьим входом условий блока управления и первым входом первого элемента И, первый и второй

5О входы знаковых разрядов аргумента преобразователя соединены с четвертым и пятым входами условий блока управления, первый и второй выходы блока управления соединены с входами перво55 го и второго разрядов первого слагае— мого второго сумматора, вход второго слагаемого которого соединен с входом "0" преобразователя, вход переноса второго сумматора соединен

1327094

10 с Бьглодсм второго эпемента )"., первый вход которого ссединеп с третьим Выходом блока управления, четвертый ныхсд блока управления! соединен с первым входом первого элемента ИСКНОЧА1ОЩЕЕ ИЛИ и вторым входом г.ерного элемента И, пятьп1 и шестой выходы блока управления соединены с пеpвы)1 входом третьего элемента И и Бхоцсм переноса первого сумматора, седьмой и восьмой abl) оды блока уп)эавлекия соединены с первым входом первого блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и с первыми входа и! элементов ИЛИ группы cooT eTCT—

Бенно, ITopble Входы которых образуют зхог, кода аргумента преобразователя, Бь)ходы элементов ИЛИ Груг)пы соединены с вторым Входом первого блока элементс-) ИСЯ))ЮЧАЮ ЦЕЕ И) И Вход вь)бopa

p")õHI H г!ресбразонания прес бразоваьеля сседн )ен с перБым ВходОг! лемE .нта

1) — Г)Е и —.. ) Орт )м 13хс)01,; и pF !.,его ) т оii.. и

Та И, вьгход которогс соеднне.=.:. с Б;.с„-,ом второго слагаемого пе):ного сумматора-. выход ксторсгo соедгне)-. с ад-. ресны:; DHopor блока I;al!s;TII H млад)1)ими разрядами первого инфорь)ационного

Входа ком)!утатсра ) дза сТ а р1ыих раз ря да перво о инфсрмац1!энного входа ксT0p0 -o Ссединень) с Б ;)ходзь: второго

-Умм . ГОра Ь:ХОд I:Bp CIIO)71)синя 11Ервогс

=;:мматсра ссед"!нен с TDEтьим Вхогом т))еTL ГО элеме .ITB И !l = тОГым БхОДОм

:" О-,.О: с элемента,1) Бьгход первого

9j7" :÷(=. та 1 cc едннен ". Пе )Бым) Вхс!1131 . н

ЮЩЕЕ 11!1! : Второго элемента ИСКЛ)О" . 1"„;1 i„;. )..,))11 Бьгхсд че Гвертсго э-)åile!Iòà !

i ссец!!1!эH с Lтсрьl,1 -,;Одом первого эпе,е а ИСКЛЮЧА)ОЩЕЕ ИЛИ. Выхоц кс":о—

)ОГО Ca:ÄHÍC:.. С ДБ1гг.» СТБРжими РаэР,),,а;:1:- 1О;)ОГ0 HIII30P !8.117!ÎI:. íoÃÎ ВХОДБ

: О ;.. . aòopà, Вы::сд элемента И-НЕ сосд11!1ен с Вторым вхсцсм элемента

)./)Й--lli) Б!,lхОД кстсрс — 0 Осе ц",.Глен с

r-:,", О ), и е )) В О Г 0 с л а Г B != ìo ò Î т Б е т ь е Г 0

C у » lIITОpа г I)b!wpj II DЕH0&il=. HH)!

ГО " сец!11!еH с Бтсрым)! Бхсца111! четвер= (;то ГО э пе;.и-.;-, T7 1 и элемента И-"1)Е „Вь:— хo,J, ста1)1)11)х разрЯДОВ блока памяти ссед11нс11 с БтОРым ВхОДсм Б ГОРОГО бг(с

Кс э т!Оме)17 ОБ )1СКЛ1ОЧ11Ю)))ЕЕ ИЛЦ „Выхс г .;Оторого соединен с входом второго ела ":".: 10 го третьего су! 1матсра, выход

;.::,!над!)): Го разряда блока памяти со=дн-нсн с Вторым ьхсдом второго элемента !!СК1 гЮ11ЯТ)) Р И1)1! В)-)усд т<отсрого Сов единен с входом переноса треть;-Гс сумматора, выход ксторогс соединен с младшими разрядами информационного входа коммутатора, вьгход которого является выходом функции преобразователя.

2. Преобразователь пс п.1, о т— л и ч а и ц и и с я тем, что блок)О управления СОДер)кит два коммутатора, три элемента НЕ, три элемента И, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент

2-2И-ИЛИ, два элемента ИЛИ-НЕ, элемент ИЛИ, элемент И вЂ” НЕ, первый, второй и третий входы условий блока соединены с первым, вторым и третьим управляющими нхоцами первого и второго КОММУтатогов, ПЕРВЫЙ ВХОД УСЛОНИй блока соединен с первыми входами элемента ИЛИ и перного элемента ИЛИНЕ, второй нход условий блока соединен с первь)мн Входами элемента 2ИУ))И, перво!о элемента И, элемента

И-НЕ и через первьгй элемент НŠ— с

3б первыми входами второго элемента

И,, второго элемента ИЛИ-НЕ и Вторым входом элемента 2 -2И-ИЛИ-.третий вход условий блока соединен с первым ВхсI дом первого элемента ИСКЛОЧА}ОЩЕЕ ИЛИ

О и вторыми входами вторых элементов И и ИЛИ-НЕ, четвертый вход условий блока соединен с первыми входами второго и третьего элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ, третьего элемента И, третьим информационным входом первого коммуl татора,. третьи!1 Входом элемента 2-2ИИЛИ, нхсд "С бпока соединен с пергы информационным вхсцои первого коммутатора и первым и вторым информацион4О нь:ми входами Второго коммутатора, H вход 1 блока соединен с вторым информационным входом первого коммута-.ор!1 вьгход элемента И-HE соединен с

Вторым входом первого элем 1-:Tà ГПИПЕ и Бтсрьм входом третьего элемента

И,, Выход которсгс соединен с етнертым информационным входом †: cрного и

-, рот.1,!)и и -1е 3cp Tbi" 1 и1)фспма))и()нньгми входcl"à Бтсрсго коммутаторов пятый вход условий блока соединен с Вторь-: входами пернсго элемента ИСКЛЮЧ)О1;(ЕЕ ЧЛИ, первого элемента И, с пят))м и шестым информационными входами пен-„:=î-,î и второго коммутаторов и через

Бтсрсй элемент НЕ "- с седьмьгм и БОсь 1:ым информациснньп 1)-! входами первого н нторого коммутаторов, Выход Второl 0 элемента И соединен = зтсрьг)1 Входом второго элемента ИСКЛ1ОЧЛОЩЕЕ ИЛИ) 1327094

Таблица оопиннос пи выход которого является первым выходом блока, выход первого элемента

ИСКХПОЧЛ1ОЩЕЕ ИЛИ соединен с четвертым входом 2-2И-ИЛИ выход которого явля t 5 ется вторым выходом блока, выход второго элемента ИЛИ-НЕ является

Г третьим выходом блока и соединен через третий элемент НЕ с вторым входом элемента ИЛИ, выход первого элемента

И соединен с вторым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, -выход которого является четвертым выходом блока и соединен с вторым входом элемента И-НЕ, выходы элемента ИЛИ, первого и второго коммутаторов и первого элемента ИЛИ-НЕ являются пятым, шесгым, седьмым и восьмым выходами блока.

132709ч

17 /Я j

Составитель З,Шерннева

Редактор Е . Копна Техред А. Кр а вну;-; Корректор Е. Рор1ко

Заказ Зб05

Тираж 672 Подписное

Вг1ИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, l. . — 35, Рауновская нао., д.4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4 (.1. п