Синусно-косинусный преобразователь

 

Изобретение относится к вычислительной технике и предназначено для вычисления параллельных п-разрядных двоичных кодов синуса и косину са угла, представленного параллельным двоичным кодом. Цель изобретения повышение точности генератора без СО N5 vj О СО О1 Фиг.1

;„,Я0„„1327095 А 1

СОЮЗ СОВЕ ТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕ СПУБЛИК

lsd 4 6 06 F 7/548

: 3

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

Il0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2!) 4025998/24-24 (22) 24.02.86 (46) 30.07.87.Бюл._#_I 28 (72) Е.Ф.Киселев (53) 68!.325(088.8) (56) Авторское свидетельство СССР

9 970375, xa. G 06 F 7/548, )98), Авторское свидетельство СССР

У I005040, кл. 6 06 F 7/548, 1981. (54) СИНУСНО-КОСИНУСНЬЙ ПРЕОБРАЗОВА-

ТЕЛЬ (57) Изобретение относится к эьгчислительной технике и предназначено для вычисления параллельных п-pas-. рядных двоичных кодов синуса и косинуса угла, представленного параллельным двоичным кодом. Цель изобретенияповышение точности генератора без

СО.

ЬР

С0

Я

07

13270 увеличения емкости его блока памяти, Генератор содержит вход выбора режима .преобразования, входы параллельного и"разрядного двоичного кода угла с весом младшего разряда 2 " %/2 рад, три сумматора,.два умножителя, блок памяти параллельного и -разрядного двоичного кода синуса угла от 0 до (1-2 ) й/2 Bl - число адресных входов блока памяти, причем r. и m), первый блок элементов ИСКЛЮЧЛЮЦЕЕ ИЛИ и выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Новым в генераторе является то, что он содержит два комму95 татора 7„8, блок 10 элементов ИЛИ, выходы которого являются выходами преобразователя, блок 12 элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ, блок 13 элементов

HF., лемент НЕ 14, и три элемента

ИЛИ-НЕ 16,17,18, Данный генератор может быть использован в специализированных вычислителях с высоким быстродействием и точностью (с числом значащих разрядов и > 10), например, для построения цифрового преобразователя координат устройства отображения информации метеорадиолокатора.

Э ил.

Изобретение относится к вычислительной технике и предназначено для вычисления по двоичному и-разрядному коду угла, изменяющемуся от 0 до (1"2." } - Р /2 рад; двоичного и-раз рядного кода синуса или косинуса с высокой точностью и быстродействием.

Цель изобретения — повышение точности синусно-косинусного преобразователя.

На фиг.1 изображена функциональная схема синусно-косинусного преобразователя; на фиг.2 — функциональная схема первого умножителя; на фиг.3 функциональная схема второго умножителя.

Преобразователь (фиг;1) содержит первый 1 и второй 2 сумматоры, пер- .. вый 3 и второй 4 умножители, блок па- мяти, образованный первым 5 и вторым

6 постоянным запоминающим узлом (ПЗУ), первый 7 и второй 8 коммутаторы,третий 9 сумматор, блок 10 элементов ИЛИ, первый 11 и второй 12 блоки .элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок 13 элементов НЕ, элемент 14 НЕ, элемент

15 ИСКЛ1ОЧАЮЩЕЕ ИЛИ, первый 16, второй !

7 и третий 18 элементы ИЛИ-НЕ, управляющий вход !9, вход 20 первого старшего разряда, входы 21 m = n

1 старших разрядов и входы 22k младших разрядов (и == 1 + rn + k)— разрядного кода угла, выходы 23 старших и выходы 24 младших разрядов

35 кода умножителя 4 и выходы 25и стар2 ших и выходы 26 остальных младших разрядов коммутатора 7.

Умножитель 3 содержит три (М+1)разрядных сумматора 27 — 29..

Умножитель 4 содержит коммутатор

30 пять блоков элементов И (с первого 31 по пятый 35), элемент 36 И, элемент 37 ИЛИ и пять сумматоров (с первого 38 по пятый 42), вход переноса пятого из которых является суммирующим входом умножителя 4, у которого выходы 23 образованы разрядными выходами разрядов сумматора 42, а разрядные выходы младших разрядов сумматоров 41, 40 и.39 образуют выходы 24.

Предлагаемый преобразователь (фиг.l — 3) реализован для и = 14 и

k = 4 на ИС серий 505 и 533 так, что

ПЗУ. 5 содержит две ИС 505РЕЗ памяти

16-разрядного кода синуса в угле от я!4 до (1-2 " ). il/2 рад (прошивки

0071 и 0070), ПЗУ 6 — две ИС 505РЕЗ памяти 16-разрядного кода синуса в угле от 0 до (0,5-2 ) 7п 2 рад (tlpoIJHBKH 0069 и 0068), сумматор 1 одну HC 533HN6, сумматор 2 — одну

ИС 533ИМ5 и три ИС 5)ЭИМ6, сумматор

9 — одну ИС 533ИМ5, коммутатор 7 четыре ИС 533КП11, каждый из коммутаторов 8 и 30 — две ИС 533КП11, умножитель Э вЂ” две ИС 533ИМ5 и три ИС

5ЭЭИМ6, сумматоры 38-42 умножителя

4 выполнены на трех ИС 53ЭИМ5и пятиИС

533ИИ6» а остальные узлы выполнены код 3 угла at, коды sin at. Ф!О, на логических элементах серии 533. cos a! = Ф!О, а также промежуточные

Сигнал на выходе переполнения и коды, каждый из которых обозначается сигнал йа разрядном выходе .старшего буквой Ф с соответствующим номером .5 разряда сумматора 9 обозначим через < Связь между кодом J » сигналом

П9 и А9 соответственно. В предлага- П 20, кодами Ф21 и Ф22 и углом хаемом генераторе операндами являются рактериэуется выражениями с! = (i/2) е! (Ti /2) - с(,. 2

Ir<

<о

2: Z,. 2» Ф22<<2 л

) * ot +2

П20 Ы1» Ф21

2; (1) дующим образом. л М. л 4

Ф10 П!9 sin afvtil9 ° cos «! sin y sin (p+ у); ,ю ю а tT/2(tt19 " K. at 2 мП19 » Ф;" 2 );.

<»

+ у - П19 ф v tt 9 at«„° в угле от я/А до (1-2. ) .i

- 2.<" ) ° « /2 рад, ПЗУ 5, ПЗУ 6 и коммутаторы 7 и 8 вырабатывают коды

В процессе вычисления блоки 11

13 и сумматор 1 вырабатывают коды Ф11 48

Ф12, Ф13, Ф1, элементы 15 - 18— сигналы П15, П16, П!7, П18. Первое

ПЭУ 5,запрограммировано на воспроиз- . ведение (и+2)-разрядного кода синуса

Ф5 sin(0,5 + Ф12)- 7/2; л

Ф6 = sin Ф12 - T/2;

Ф7 = П17 Ф5чП12 Ф6 sfn

{4) а Ф25 + Ф26;

- Fîòá (cGs /3 ) °

Ф8 = Г (П18 . Ф5i<П18 Ф6) где at; — разрядная цифра i- го (i .1,2,...,п) разряда кода; — код, обратный коду о{ » о(„,„ — код, определяющий дополнительньпr до ii/2 угол a(>a„ (Я/2) д,„, т.е. at +4 a«

У/2;

I — код положительной единицы, определяемой в модифицированном дополнительном коде выражением I .01,0...0.

С учетом принятых обозначений и связей (1) работу генератора можно описать сле

Преобразователь является комбинационным устроиством и по каждому нз мененню сигнала П19 или кода / через время, определяемое в основном временем обращения к блоку памяти (для

ИС 505РЕЗ это время составляет

28 1500 нс), т 2) вырабатывает код синуса при П19 0 или косинуса при П19 1 угла Ы в соответствии с алгоритмом

1З переноса которого соединен с выходом .младшего разряда второго умнокителя, вход переноса которого соединен с выходом переполнения третьего сумматора, выход старшего разряда которогс соединен с входом переноса второго сумматора, входы m средних разрядов аргумента преобразователя соединены с (в+1)"ми входами первого элемента

ИЛИ-НЕ и вторым входом второго блока элементов ИСКЛЮЧАЮЦЕЕ ИЛИ, выход которого соединен с адресным входом

27095 первого постоянного запоминающего узла и через блок элементов НЕ - с адресным входом второго постоянного запоминающего узла, выходы старших и младших разрядов первого коммутатора соединены с входами второго слагаемого второго и третьего сумматоров соответственно, выход суммы и выход переполнения второго сумматора соединены с первым и вторым входами блока элементов ИЛИ,выход которого является выходомфункции преобразователя .

Фог.2

1327095

Составитель 3.Шершнева

Редактор E,Êîï÷à Техред A.Êpàâ÷óê Корректор Е.Ровяо

Эакаэ 3605

Тираж 672 Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, 1 ауи ская наб., д.4/5

Проивводственно-полиграфическое лредпрнятие, r..ужгород, ул.Проектная,4