Цифровой преобразователь координат

 

Изобретение относится к вычислительной технике и предназначено для вычисления по известным кодам первой и второй прямоугольных координат измеряемой величины кодов первой и второй ее полярных координат. Цель изобy- f . ретения - повышение быстродействия цифрового преобразователя координат. Преобразователь содержит умножитель 1, сумматор 2, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3 и коммутатор 4. Новым в преобразователе является то, что он содержит элемент НЕ 5, элемент ИЛИ-НЕ 6, элемент И 8, блок элементов И 9,блок сумматоров 10 и два вычислительных блока 11, 12, причем блок сумматоров состоит из п сумматоров, первый вычислит,ельной блок содержит г вычитателей, г сумматоров, г элементов НЕ и 2г-1 коммутаторов, второй вычислительный блок содержит п-г вычитателей .и сумматоров, п-г элементов НЕ, 2(п-г-1) коммутаторов 1 ; г п. 4 ил. 2., о « (Л с Со СП со X. ь

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

315971 А 1 (19) (И) (51)4 G 06 F 7/548 ,/

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ..: )

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Си

Сл

CO М (21) 3931752/24-24 (22) 16.07. 85 (46) 07.06.87 ..Бюл. В 21 (72) Е.Ф.Киселев (53) 681.325 (088.8) (56) Авторское свидетельство СССР

В 960834, кл. G 06 F 7/548, 198 1.

Авторское свидетельство СССР

Ф 1005040, кл. С 06 F 7/548, 1981. (54) ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ КООРДИНАТ (57) Изобретение относится к вычислительной технике и предназначено для вычисления по известным кодам первой и второй прямоугольных координат измеряемой величины кодов первой и второй ее полярных координат. Цель изоб1(- 14 -) ретения — повышение быстродействия цифрового преобразователя координат.

Преобразователь содержит умножитель

1, сумматор 2, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 3 и коммутатор 4. Новым в преобразователе является то, что он содержит элемент НЕ 5, элемент ИЛИ-НЕ 6, элемент И 8, блок элементов И 9,блок сумматоров 10 и два вычислительных блока 11, 12, причем блок сумматоров состоит из п сумматоров, первый вычислительной блок содержит г вычитателей, r сумматоров, r элементов HE и 2r-1 коммутаторов, второй вычислительный блок содержит и-r вычитателей .и сумматоров, и-r элементов НЕ, 2(п-r-t) коммутаторов 1 (r (и.

4 ил. (()

У;+(1)

)(i) п

1+ (-1) и х

9 л

y;+1 и у п

Х1 61 (2) 35

=х + 2 (у.) >i0 и код t 1315

Изобретение относится к вычислительной технике и.предназначена для вычисления по известным кодам первой и второй прямоугольных координат измеряемой величины кодов ее полярных координат.

Цель изобретения — повышение быстродействия цифрового преобразователя координат.

На фиг.1-4 приведена функциональ- 1О ная схема предлагаемого цифрового преобразователя координат (ЦПК),выполненная для и=10 и r=4, при заданной точности вычислений.

Преобразователь (фиг.1) содержит 15 умножитель 1, сумматор ?, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 3, коммутатор 4,элемент НЕ 5, элемент ИЛИ-НЕ 6, элемент

И-НЕ 7, элемент И 8, блок 9 элементов И, блок 10 сумматоров, и вычисли- Д) тельный блок, образованный блоком 11 для комбинационной реализации r первых итераций методом Волдера на первом этапе без усечения разрядной сетки и блоком 12 для комбинационной реализации (n-r) последних итераций методом Волдера на первом этапе с усечением разрядной сетки и с округлением.

Блок 10 сумматоров содержит и=.-10 ЗО сумматоров с первого 13 по десятый

22 (фиг, 2}.

Вычислительный блок, образованный блоком 11 (фиг. 3) и блоком 12 (фиг. 4), содержит десять вычитателей с первого 23 по десятый 32, десять сумматоров с первого 33 по десятый 42, десять инверторов с первого

43 по десятый 52 и девятнадцать коммутаторов с первого 53 па девятнад- 40 цатый 71.

Предлагаемый ЦПК является комбинационным устройством, вычисляющим по п (о) (и+1)-разрядным кодам у = (-1) yÄ k (0) n . 45 2 ° у.и х =(-1} . 2 " х

1 1 1=1

971 2 х и,С соответственно. Связь между и кодом Ы и углом Ы характеризуется выражениями п

ы„ =. 5 г ы,, яР где с 1 — может рассматриваться как разрядная цифра знакового разряда дополнительного л кода Ы или как разрядная

I цифра с весом 2 старшего разряда кода с (— разрядная цифра старшего разряда с весом 2 кода с(— код приведенного угла о „ и с п

С учетом изложенного работу предлагаемого ЦПК можно описать следующим образом.

В установившемся режиме вычислительные блоки 11 и 12 по и-разрядным кодам уо = (у) и хо = (х) реализуют комбинационно соотношения первого этапа вычислений по способу Волдера: для i изменяющегося от 0 до (n-1) с л начальными условиями у = (у), х — (%). При этом выражения (2) выполняются в дополнительном коде для й. =

= О, 1,2,3 точно блоком 11, а для

= 4,...9 приближенно (с усечением и округлением) блоком 12. В результате блоки 11 и 12 вырабатывают управляю- (<) (n) -n щие сигналы у, у,.. ° у „ „y „ (где у «1 и х „ — разрядные цифры (0) (0) . знаковых разрядов кодов у и х первои и второй прямоугольных координат соответственно и-разрядный код. = г, i=1 и и (n+2)-разрядный код (), где у.и х.— разрядная цифра i-ro разряда кода х„k х + y< (3) где k — постоянная преобразования и определяется формулой

k =)П, (1+2 1 (4) где П вЂ,символ произведения.

Умножитель производит комбинационное умножение кода х„ на код с

3 1315971 4

8;

10; и 2л 12у

14; и =п„ п5 п6 п11 и 19 п19 и 20

16 (9) 15 а сумматор и 12 — выр

1дО

11;

12;

13; п = п

nay = nçÔ

nfl — и я

26

=и =n

Ъ6 (10) П П37

= n+

14, ф (.1/k) и вырабатывает код первой полярной координаты го х ° сея хо+у

h )

5 где х — оператор .операции умножения умножителем 4;

Ф щ — оператор оцифровки величины

1/k.

Блок 10 по управляющим сигналам 10 блоков 11 и 12 комбинационно реализует второй этап способа Волдера и вырабатывает (n+2)-разрядный код у угла в соответствии с выражением:

-л „ (i)

Фоц (Q (-1) " rtg 2 j =

1=0 ч „ (5)

Е (-1) " arctg 2 для i изменяющегося от 0 (для i=0, у1 1 =О) до п. При реализации блоком

10 выражения (5) получение каждого

i-ro слагаемого для i Е 1 1,...,n ) осуществляется по логическим постоян-25 ным "О" и "1" и сигналам у „1 и у 1 и правилу перевода дополнительного кода с одним знаком в дополнительный код с другим знаком. Это правило заключается в том, что при просмотре преобразуемого кода справа налево, начиная с его младших разрядов, оставить без изменения все разряды до первой единицы включительно, а все разряды, стоящие слева от этой 35 единицы, превратить в обратный код.

Ошибка вычисления (5) не превыша-(у М) ет величины 2 (, поскольку оцифровка каждого слагаемого производится с точностью до величины 2 < ">, 40 в которой значение о определяется из соотношений

q) n+ lagoon — 14 для n=10 (6)

По коду (5) и сигналам у („"> и х1 сумматор 2, элементы 3,5-8,коммутатор 4 и.блок 9 вырабатывает код в соответствии с выражением

ГДЕ ОО,, ОО о, bl о И Роя ОПРЕДЕЛЯЮТ% (ФФ ся BblpBXBHHAMH оо., = у, ; bl+

ytbl О+я ) bib+ = х yy Y ого-уу (8) что дает возможность вычислить угол о(6 (0,2 и (1-2 ) по любым прямым двоичным кодам прямоугольных координат, удовлетворякицих условию х +

+ у < 1, и исключить ошибки алгоритма (2), (5) для х = 0 и у 4 0 и для хфОи у=О.

Для пех 10, r=4 и условии (6) разрядности сумматоров блока 10 определяются выражениями ов и вычитателей блоков 11, ажениями: где k — разрядность k-ro сумматора (или вычитателя), соответствующего из блоков 11, 12, 10.

В общем случае разрядность сумматора (вычитателя) блока 12 рассчитывается по формуле m= п + r — 1. формула изобретения

1, Цифровой преобразователь координат, содержащий умножитель, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматор, коммута" тор, входы разрядов первого слагаемого сумматора, кроме первого и нулевого, соединены с входом логического нуля преобразователя, входы знаковых разрядов первой и второй прямоугольных координат преобразователя соединены с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, о т л и ч а— ю шийся тем, что, с целью повышения быстродействия, в него введены элемент ИЛИ-НЕ, элемент И-НЕ, элемент НЕ, элемент И, блок элементов

И, блок элементов И, блок сумматоров, два вычислительных блока, причем входы кодов модулей первой и второй прямоугольных координат преобразователя соединены с первым и вторым информационными входами первого вычислительного блока, соответственно первый и второй выходы которого соединены с первым и вторым информационными вхо5 13159

35 тора, выход которого является выходом второй полярной координаты преобразо- 40

55 дами второго вычислительного блока соответственно, первый выход которого соединен с входом первого сомножителя .умножителя, вход второго сомножителя которого является входом константы преобразователя, выход умножителя является выходом кода первой полярной координаты преобразователя, третий выход первого и второй выход второго вычислительных блоков соедииены с управляющим входом .блоков сумматоров, вход группы констант преобразователя соединен с группой информационных входов блока сумматоров, первый и второй выходы блока сумматоров соединены с первым входом блока элементов И и элемента И-НЕ соответственно, третий выход блока сумматоров соединен через элемент НЕ с первым входом элемента И и вторым входом элемента И-НЕ, выход которого соединен с первым входом элемента

ИЛИ-НЕ и вторым входом элемента И., выход которого соединен с вторым входом блока элементов И, выход которого соединен с информационным входом коммутатора, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом элемента ИЛИ-НЕ, с управляющим входом коммутатора, входом переноса сумматора, входом нулевого разряда первого слагаемого сумматора, выход элемента ИЛИ-НЕ соединен с входом нулевого разряда второго слагаемого сумматора, вход знакового разряда первой прямоугольной координаты преобразователя соединен с входом первого разряда первого слагаемого суммавателя.

2. Преобразователь по п.1, о т— л и ч а ю шийся тем, что первый вычислительный блок содержит r вычитателей (1 (r (n, n — разрядность кода модуля прямоугольной координаты, r — число запасных разрядов) r сумматоров, г элементов НЕ и (2г-1) коммутаторов, первый информационный вход блока соединен с входами разрядов .первых операндов первого сумматора и вычитателя, кроме нулевого и знакового разрядов соответственно, второй информационный вход блока соединен с информационным входом первого коммутатора и входами разрядов второго операнда первого сумматора, кроме нулевого, выход первого комму15

71 6 татора соединен с входами разрядов, кроме знакового, второго операнда первого вычитателя, вход знакового разряда первого операнда первого вычитателя, вход переноса, входы нулевых разрядов первого и второго операндов первого сумматора и входы младших разрядов первых операндов сумматоров и вычитателей с второго по г-й соединены с входом логического нуля преобразователя, управляниций вход первого коммутатора, вход переноса и вход знакового разряда второго операнда первого вычитателя соединены с входом логической единицы преобразователя, выходы каждого k-ro вычитателя и сумматора (k= 1(r-1)) соединены с входами первого операнда кажцого (k+ 1)-ro вычитателя и сумматора соответственно и с информационными входами (k+ 1)-ro и (k+2)-го коммутатора соответственно, выход знакового разряда k-го вычитателя соединен с управляющим входом (k+ 1)-го коммутатора и входом переноса (k+ 1)-,го сумматора и через k-й элемент НЕ с входом переноса и входом знакового разряда второго операнда (k+1)-го вычитателя и с управляющим входом (k+2)ro коммутатора, выходы (k+ 1)-го и (k+2)-ro коммутаторов соединены с входами разрядов вторых операндов (k+1)-х сумматоров и вычитателей со сдвигом на k разрядов в сторону млад,ших разрядов, выходы r-x вычитателя и сумматора и выходы прямых и инверсных знаковых разрядов r-х вычитателей являются первым, вторым и третьим выхоцами первого вычислительного блока.

3. Преобразователь по п.1, о т— л и ч а ю шийся тем, что второй вычислительный блок содержит (n-r) вычитателей и сумматоров, (n-r) эле ментов НЕ, 2(n-r) коммутаторов, первый информационный вход второго вычислительного блока соединен с входом первого операнда первого вычитателя и с информационным входом первого коммутатора, управляющий вход которого соединен с входом знакового разряда первого информационного вхо-да и через первый элемент НЕ с управляющим входом второго коммутатора и входами р старших разрядов второго операнда первого вычитателя, второй информационный вход второго вычисли- . тельного блока соединен с входом первого операнда первого сумматора, 7 13159 с информационным входом второго коммутатора, выходы первого и второго коммутаторов соединены с входами второго операнда и переноса первых сумматора и вычитателя со сдвигом на р разрядов в сторону младших разрядов модуля С округлением и усечением, выходы каждого р-ro вычитателя (r 1

g р < . n — 1) соединены с входами разрядов первого операнда (р+ 1)-ro 1p сумматора и с информационным входом (р+2)-го коммутатора, управляющий вход которого соединен с выходом знакового разряда р-ro вычитателя и через (р+1)-й элемент HE с управляющим входом (р+3)-ro коммутатора и с входами р старших разрядов второго операнда (р+1)-го вычитателя, выход рго сумматора соединен с входом разрядов первого операнда (р+ 1) суммато-2Q ра и с информационным входом (р+3)го коммутатора, вход (р+1)-го разряда второго операнда первого и (р+1) сумматоров соединены с входом логического нуля преобразователя, выходы 25 разрядов, кроме последнего (р+2)-ro и (@+3)-ro коммутаторов соединены с входами второго операнда со сдвигом на р разрядов в сторону младших разрядов модуля кода с округлением и 3О усечением (р+1)-х сумматора и вычитателя соответственно, входы переноса (p+1)-х,сумматора и вычитателя соединены с выходами последних разрядов (р+2)-го и (р+3)-го коммутаточ ров, выходы знаковых разрядов вычитателей с r-й по и-й являются вторым выходом второго вычислительного бло71 8 ка, выход знакового разряда п-го вы- . читателя соединен через и-й элемент

HE с вторым выходом второго вычислительного блока, выход и-го сумматора является первым выходом второго вычислительного блока.

4. Преобразователь по п. 1, о т л и ч а ю шийся тем, что блок сумматоров содержит и сумматоров, причем вход первого слагаемого и-го сумматора соединен с входом и-го знакового разряда блока и и-ым входом из группы информационных входов блока, вход второго слагаемого п-ro сумматора соединен с входом (и-1) знакового разряда блока и (и-1)-ым входом из группы информационных входов блока, выход j-ro сумматора подключен к входу первого слагаемого (j-1)-ro сумматора (j=1,n), вход второro слагаемого которого соединен с входом (j-2)-знакового разряда блока и (j-2)-м входом иэ группы информационных входов блока, вход перейоса

j-го сумматора соединен с входом логического нуля преобразователя, вход переноса первого сумматора соединен с выходом младшего разряда второго сумматора, выходы остальных разрядов которого соединены с входами первого слагаемого первого сумматора, входы второго слагаемого которого соединены с входом второй постоянной преобразователя, выходы двух знаковых разрядов первого сумматора и выходы остальных разрядов, кроме двух первых, являются третьим, вторым и первым выходами блока сумматоров.

1315971

Фиа2

1315971

Составитель З.Шершнева

Редактор Н.Гунько Техред М.Ходанич Корректор В.Бутяга

Заказ 2364/5 1 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

Производственно-полиграфическое предприятие, г.ужгород, ул.Проекная,4