Устройство для функционального контроля логических элементов

 

Изобретение относится к вычислительной технике и предназначено для автоматизированного контроля логических элементов, в том числе интеграль ных микросхем и печатных плат с логи ческими элементами. Цель изобретенияупрощение устройства путем устранения необходимости в коммутаторахпреобразователях за счет замены их одним управляемым электронным формирователем входного вектора тестирующих воздействия. Устройство для функционального контроля логических элементов содержит взаимосвязанные генератор тактовых импульсов, первый счетчик, первый дешифратор, второй счетчик, первый мультиплексор и сигнатурный анализатор, а также регистр кода контролируемого логического элемента, постоянное запоминающее устройство, второй дешифратор, третий счетчик, второй мультиплексор, два управляющих D-триггера, первая группа из k-2 D-триггеров, вторая группа из n-k D-триггеров, (п-К)- разрядный регистр, n-k повторителей с открытым коллектором, элемент начального сброса, 1 ил. с S (Л со to ч

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„1327108

А1 (gg 4 G 06 F ll/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А STOPGHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3652380/24-24 (22) 11.10.83 (46) 30,07„87, Бюл, М 28 (71) Всесоюзный научно-исследовательский, проектно-конструкторский и технологический институт релестроения (72) А.В,Гринштейн и В.А.Герасимов (53) 631.325(088„8) (56) Авторское свидетельство СССР

В 656064, кл, G 06 F 11/00, 1977, Авторское свидетельство СССР

В 553618, кл. G 06 F II/26, 1975, Авторское свидетельство СССР

У 566248, кл. G 06 Р Il/26, 1975, Авторское свидетельство СССР

В 830391, кл. G 06 F ll/26, 1979. (54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО

КОНТРОЛЯ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ . (57) Изобретение относится к вычислительной технике и предназначено для автоматизированного контроля логических элементов, в том числе интеграль" ных микросхем и печатных плат с логическими элементами. Цель изобретения— упрощение устройства путем устранения необходимости в коммутаторахпреобразователях за счет замены их одним управляемым электронным формирователем входного вектора тестирующих воздействия. Устройство для функционального контроля логических элементов содержит взаимосвязанные генератор тактовых импульсов, первый счетчик, первый дешифратор, второй счетчик, первый мультиплексор и сигнатурный анализатор, а тактике регистр кода контролируемого логического элемента, постоянное запоминающее устройство, второй дешифратор, тре" тий счетчик, второй мультиплексор, два управляющих D-триггера, первая группа из k-2 D-триггеров, вторая группа из и-М D-триггеров, (n-К)разрядный регистр, n-k повторителей ф с открытым коллектором, элемент на чального сброса. 1 ил. CO

1327108

Изобретение относится к вычисли-, тельной технике и может быть использовано для автоматизированного контроля логических элементов, в том

r> числе интегральных микросхем и печат" ных плат с логическими элементами.

Целью изобретения является упрощение устройства за счет замены сменных коммутаторов-преобразователей управляемым электронным формирователем входного вектора тестирующих воздейстний.

На чертеже представлена структурная схема устройства для функциональ- 15

I ного контроля логических элементов, Устройство для функционального контроля логических элементов содержит генератор тактовых импульсов, первый счетчик 2, первый дешифратор 2О

3, второй. счетчик 4, первый мультиплексор 5, сигнатурный анализатор 6, контролируемый логический элемент 7, регистр 8 кода контролируемого логического элемента 7, постоянное запо- 25 минающее устройство (ПЗУ) 9, второй дешифратор IO третий счетчик ll второй мультиплексор 12, первый и второй управляющие D-триггеры 13.1 и 13.2, первая группа из k-2 D-триг- 3D герон 13.3 - 13,k, в*орая группа из (n-k) D-триггеров 13,k+I — !З.п, (и-k)-разрядный регистр 14, повторители 15.1-15.n-k, элемент 16 начального сброса, 35

Генератор 1 тактовых импульсов предназначен.для формирования стабильной во времени последовательности синхрониэирующих импульсов и может быть выполнен в виде типового одно- ц! нибратора на интегральных микросхемах.

Третий счетчик предназначен для формирования на первом информационном входе второго мультиплексора 12 последовательности кодов, обеспечивающих перебор входных тестовых последовательностей, и может быть выполнен, например, на интегральных микросхемах, 50

Второй дешифратор 10 служит для формирования тестовых сигналов, подаваемых на несовместные входы контролируемого логического элемента 7 с выхода второго мультиплексора 12, Первый мультиплексор 5 обеспечивает последовательное подключение выводов контролируемого логического элемента 7 к информационному входу сигнатурного анализатора 6 в соответствии с кодами, поступающими с выхода второго счетчика 4 на адресные входы.

Сигнатурный анализатор 6 служит для регистрации информации, поступающей с выводов контролируемого логического элемента 7 через мультиплексор 5, с последующей индикацией.

Регистр 8 кода контролируемого элемента 7 предназначен для приема, хранения и выдачи на первую группу адресных входов ПЗУ кода контролируемого логического элемента 7 и может быть выполнен в виде триг;,ерного или тумблерного регистра, ПЗУ 9 предназначено: для хранения и выдачи в соответствии с адресной информацией, поступающей по первому и нторому адресным входам, последовательности кодон адресов, управляющих вторым мультиплексором 12.

Первый счетчик 2 предназначен для преобразования последовательности импульсон, поступающих с выхода генератора 1 тактовых импульсов, в параллельный код, поступающий на входы первого дешифратора 3 и вторые адресные входы ПЗУ 9, Сигнал с выхода переноса первого счетчика 2 обеспечивает синхронизацию третьего счетчика Il регистра 14 и сигнатурного анализатора 6.

Второй мультиплексор 12 осуществляет формирование последонательности стимулирующих воздействий (тестового нектора) путем последовательной поразрядной коммутации кодов, формируемых третьим счетчиком 11 и вторым дешифратором 10 н соответствии с кодами, поступающими с выхода

ПЗУ 9, Первый управляющий D-триггер 13.1 служит дпя приема через второй мультиплексор 12 соответствующих разрядов третьего счетчика 11 хранения и выдачи на управляющий вход сигнатурного анализатора 6 сигнала "Стартстоп", обеспечивающего запуск и останов счетчика сигнатурного анализатора б, Второй управляющий D-триггер 13.2 служит для приема через второй мультиплексор 12 соотнетстнующих разря;.; дов третьего счетчика 11 и последовательной выдачи во второй счетчик

4 для формирования кодов адресов, 1327! 08 поступающих на адресный вход первого мультиплексора 5.

Первая группа D-триггеров 13.313,k служит для приема и хранения информации, используемой для формирования тестового вектора с учетом функционального назначения выводов контролируемого логического элемента 7, и выдачи на вход второго дешифратора 10 в соответствии с управляющими сигналами, последовательно поступающими с выхода первого дешифратора 3.

Вторая группа D-триггеров 13,k+1—

13.п предназначена для преобразования последовательности стимулирующих воздействий, поступающих с выхода второго мультиплексора 12 в соответствии с управляющими сигналами с выхода первого дешифратора 3, в параллельный код (тестовый вектор), Первый дешифратор 3 обеспечивает управление записью в тот или иной

D-триггер 13.1-13,п данных, поступающих с выхода второго мультиплексора 12, в соответствии с состоянием первого счетчика 2 °

Регистр 14 предназначен для приема информации с выходов второй груп.пы D-триггеров 13.k+1-13.п, хранения ее и выдачи в виде параллельного кода (тестового вектора) на входы повторителей 15,1-15.n-k с открытым коллектором по сигналу, поступающему с выхода переноса первого счетчика 2.

Повторители 15,1-15,п-k с открытым коллектором обеспечивают инициирование сигналов на тех выводах контролируемого логического элемента 7, которые являются входами этого элемента, и передачу сигналов с тех его выводов, которые являются выходами этого элемента, на информационные входы первого мультиплексора 5, для чего в соответствующие этим выводам разряды регистра 14 записываются "1".

Злемент 16 начального сброса предназначен для установки третьего счетчика ll первого счетчика 2, D-триггеров 13.1 -13,п второго счетчика

4, регистра 14 в нулевое состояние и может быть выполнен в виде кнопки или переключателя, обеспечивающего подачу напряжения на входы сброса.

Устройство работает следующим образом, ствии с кодами, поступающими на его

I адресный вход, осуществляет поразрядную последовательную коммутацию сигналов (тестового вектора), сфор40 мированного третьим счетчиком ll u вторым дешифратором 10 и выдачу сигналов тестового вектора на информационные входы D-триггеров 13.1-13,п.

Входы уцравления записью D-триггеров

13.1-13;п соединены с соответствующими выходами первого дешифратора 3, который управляет записью информации последовательно в D-триггеры 13.1—13.п в соответствии с состояниями первого счетчика 2.

Так как выходы второго дешифратора 10 участвуют в формировании входного вектора стимулирующих воздействий, то в D-триггеры 13.3-13,k запись осуществляется в первую очередь.

Это достигае-ся тем, что D-триггеры

13.3-13,k подсоединены к выходам дешифратора 3 с младшими адресами, Запись информации в них происходит

В статическом состоянии контролируемый логический элемент 7 установлен в разъем, на все элементы устройства подается питающее напряжение, В регистр 8 кода контролируемого логического элемента 7 записывается код типа элемента, С помощью элемента 16 начального сброса устанавливаются в исходное нулевое состояние счетчики 2, 4, 11, D-триггеры 13.1—

13.п и регистр 14, Функционирование устройства начинается после включения генератора 1 тактовых импульсов.

Тактовые импульсы с выхода генератора 1 поступают на счетный вход первого счетчика 2, обеспечивая последовательный перебор всех его состояний и формирование в соответствии с тактовой частотой генератора 1 последовательности кодов, поступающих на первые адресные входы ПЗУ 9 и первого дешифратора 3. В соответствии с кодом контролируемого логического элемента, поступающим с выхода регистра 8, на адресных входах ПЗУ 9 формируется код адреса ячейки, из которой считывается параллельный код, поступающий на адресный вход второго мультиплексора 12.

Пример записываемой в ПЗУ 9 конкретной программы для проверки с помощью данного устройства микросхемы

К155ЛА2 приведен в таблице, Второй мультиплексор 12 в соответ1327108 в начале цикла перекомпановки каждого вектора.

После того, как н D-триггеры 13.1—

13.и будет записана информация, соответствующая контролируемому логическому элементу (сформирован вектор стимулирующих воздействий), с выхода переноса первого счетчика 2 на третий счетчик llи регистр 14 поступает синх-роимпульс, По этому синхроимпульсу осу- 10 ществляется перепись информации из

n-k D-триггеров 13 .k+1-13.и в (n-k) разрядный регистр 14 с последующей передачей данных через повторители

15,1-15.n-k с открытым коллектором 15 на соответствующие выводы контролируемого логического элемента.

Одновременно по этому же сннхроимпульсу изменяет свое состояние третий счетчик ll, обеспечвиая тем самым подготовку к перекомпановке входного вектора стимулирующих воздействий в следующем цикле работы устройства, Так как тактоные импульсы с выхо- 25 да генератора 1 поступают на вход первого счетчика 2 непрерывно, то циклы перекомпановки входных векта Ров стимулирующих воздействий следуют один за другим, обеспечивая пронер-3Q ку контролируемого логического элемента 7 для всех комбинаций входных сигналов.

С выхода контролируемого логического элемента выходной вектор, образованный последовательным совмещением во времени выходных сигналов с каждого вывода элемента 7, поступает последовательно через первый мульти-плексор 5 на информационный вход сиг- 1) натурного анализатора 6, Сигнатурный

\ анализатор 6 по синхроимпульсу с выхода переноса первого счетчика 2 регистрирует поступающую информацию (т,е, на каждом тестовом векторе).

После формирования всех возможных комбинаций входных векторон стимулирующих воздействий с выхода второго мультиплексора 12 на вход управляющего D-триггера 13,1 поступает сигнал, обеспечивающий его перевод в единичное состояние и формирование на единичном выходе сигнала "Старт-стоп", Сигнал "Старт-стоп" поступает на вход сигнатурного анализатора 6 и обеспечивает фиксацию сформированной сигнатуры, Путем сравнения понучевной сигнатуры для контролируемого ло1 гическога элемента 7 с эталонной устанавливается факт испраннасти (неисправности) логического элемента„

Ф а р и у л а и э а б р е т е н и я

Устройство длл функционального контроля логических элементов, содержащее генератор тактовых импульсов, первый счетчик, первый дешифратор, второй счетчик, первый мультиплексор и сигнатурный анализатор, причем выход генератора тактовых импульсов соединен с входом первого счетчика, информационные выходы катарага пад ключены к входам первого дешифратора, выходы второго счетчика соединены с адресными входами первого мультиплексора, информационные входы которого соединены с выходами контролируемого.логического элемента, выход первого мультиплексора соединен с информационным входом сигнатурного анализатора, а т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, н него введены регистр кода контролируемого лагическага элемента, постоянное запоминающее устройство, второй дешифратор ., третий счетчик, второй мультиплексор, два управляющих

D-триггера, первая группа из k-2

D-триггерон, вторая группа из n-k

D-триггеров, и-k-разрядный регистр, и-k повторителей с открытым коллектором, элемент начального сброса, выходы регистра кода контролируемого логическага элемента соединены с первой группой адресных входов постоянного запоминающего устройства, вторая группа адресных входов которого подключена к выходам первого счетчика, вьгходы постоянного запоминающего устройства соединены с адресными входами второго мультиплексора, первая группа информационных нходон которого соединена с выходами третьего счетчиI а Вторая Группа информационных нходов — с выходами нторого дешифратора, выход второго мультиплексора соединен с D-входами всех D-триггеров, синхраннзирующие входы D-триг"ероа соединены с соответствующими выходами пернага дешифратара, входы сброса D-триггеров подключены к выходу элемента начальнога сброса, единичные выходьi первой группы

D-триггеров подключены к входам второго денифратора, единичный выход

1327108 первого управляющего D-триггера соединен с управляющим входом сигнатурного анализатора, единичный выход второго управляющего D-триггера сое5 динен с информационным входом второго счетчика, вход сброса которого подключен к выходу элемента начального сброса, выходы второй группы

D-триггеров соединены с соответствую- 1О щими входами (n-k)-разрядного регистра, вход сброса которого соединен с выходом элемента начального сброса, Выходные сигналы ПЗУ 9, поступающие на входы+

Выбранный вход мультиплексора 12"

Функциональное назнаПодключаемый psэряд счетчика .Il или сиг.нал чение

Al А2

АО

А3

ВК

Управление дещифратором .

О О О О

О О О О 1

ОО

0l

02

О О О старт-стоп

Д12

8р

О О О 0 }

Х

0р

О О О

О I

Д4

Вх. 1

Вх,2 .

Вх.3

Ip

2р

О 1 О 1 О

О I 1 О О

05. Д5

Дб

Вх.4

Эр

0 I О

Д7

Вх.5

Д8

О О О

О 1 О

1 О

1 0

Вх,б

5р

Д9

const 1 Конт,8

const 1 Конт,9

const 1 Конт,10

О О О О 1

12

Х

О О О О 1 Х

Вх.7 бр

ДI О

Вх,8

7р

Дl l

const 1 Конт 13

+ АО, AI, А2, A3 — адресные входы мультиплексора 12;

ВК вЂ” вход выбора кристалла мультиплексора 12;

Х вЂ” константное состояние выхода мультиплексора 12 (соответствует "1"), Состояние счетчика 2 (адресные входы элемента

ПЗУ 9) О О О О I

1 О 1 О О

1 0 I 1 О

О О . О О выходы (и-k)-разрядного регистра че-, рез повторители с открытым коллектором подключены к выводам контролируемого логического элемента, выход пе реноса первого счетчика соединен соответственно со счетным входом третьего счетчика, синхровходом (n-k)-разрядного регистра и синхровходом сигнатурного анализатора, входы сброса первого и третьего счетчиков соединены с выходом элемента начального сброса.

1327108

Составитель В,Савичев

Темред И.Попович КорректорА.Тяско

Редактор Л,Веселовская

Заказ 3391/46 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,„ д, 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4