Специализированный процессор для вычисления элементарных функций
Изобретение относится к вычислительной технике и может быть использовано в качестве периферийного процессора параллельной вычислительной системы BbicoKoil производительности для вычисления элементарных функций 1 , 1пх, sinx, COSX. Цель изобретения - повышение производительности специализированного процессора, достигается за счет распараллеливания алгоритмов вычисления элементарных функций, организации асинхрониого взаимодействия между блоками процессора , что позволяет осуществить коивейериую обработку данных, а также за счет организации одновременного обслуживания нескольких запросов на вычисление элементарных функций от некоторого множества источников. Спе- (и ализированный процессор позволяет вычислить функции 1, 1пх, sinx, СО8Х. 5 з.п.ф-лы, 14 ил., I табл.
СОЮЗ СОВЕТСКИХ
РЕСГ!УЬ ЛИК
А1 (!Ч((И) (5D 4 G 06 44
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К А BTOPCHOMV СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPHTWI (21) 3946429/24-24 (22) 16.08.85 (46) 15.08.87. Вюл. У 30 (7!) Ленинградский электротехнический институт им. В.И.Ленина (72) А.И.Водяхо, В.П.Емелин,Д.В.Пузанков и В.В.П!аляпин (53) 681.385 (088.8) (56) Патент СНА В 38!529, кл. 235152, 1979.
Авторское свидетельство СССР
У 723581, кл. G 06 1 !5l31, 1978. (54) СПЕЦИАЛИЗИРОВАННЬЙ ПРОЦЕССОР ДЛЯ
ВЬ!ЧИСЛЕНИЯ ЭЛЕИЕНТАРНЫХ ФУНКЦИЙ (57) Изобретение относится к вычислительной технике и может быть использовано в качестве периферийного процессора параллельной вычислительной системы высокой производительности для вычисления элементарных функций
А
1, 1пх, sinx, cosx. Цель изобретения — повышение производительности специализированного процессора, достигается эа счет распараллеливания алгоритмов вычисления элементарных функций, организации асинхронного взаимодействия между блоками процессора, что позволяет осуществить конвейерную обработку данных, а также эа счет организации одновременного обслуживания нескольких запросов на вычисление элементарных функций от некоторого множества источников. Специализированный процессор позволяет
Вычислить функции 1 ° 1пх ° 91пх совх. 5 э.п.ф-лы, 14 ил., 1 табл.
Из«брете«f ttf отн«с.»тс я к I«11 <»си»тельной технике и может бьп ь ис»опьзовано н качестве ft< pi«
Цель изобретения — г«<7н«,<ше««ие производительности за счет параллельного вычисления элементарных функций, организац ги асинхронного взаимодействия между устройстг<ами процессора, что позволяет «сущестиить ко««нс«<ернук> обработку данных, а также за счет одновременного обслужинан»я нескольких эапросон «га нь«числе««ие эпеме«<тарных функций.
Иа фиг.1 приведена структурная схема спецпроцесгора; »а ф»«.2-4 потоковые гря<1>««slIi-«ð«fòì<7«t и<«ч»слепня 1, 1пх, н1»х(сosx) с««тн<. тстI венно; на ф»г.5 — алгоритм предварительной обраб>о raff «ргумента; на фиг.6 — функц»«лапь»ал схема блока преднар»тень»«й брабс>тки аргумента; на фиг.7 — функц»с нальная схема «6днигателя; на ф»г. S н 9 — y«fxaitf<>»ltstbная схема блока упранпен»я; н» фиг. 10 — фу»кц«г««сальная схема блока обработки к«мннд кс>1<ирс «>а«<««>«; »а фиг, 1 <1> :
Сне циап» >»рона нный процессор (фиг.I) содерж»т блок 1 предварительной обработки (1 ПО), бп«к 2 f>bt÷è< ëåния коэфф><ц««< ttò«U (БК), блок 3 «Гработки команд коп»рован»я (БОКК), блок 4 и 5 t«>,;
БП0 < >fy«itf лля г<рииеде«с«ья «ргумента функции к»«тс.риалу (0, 1) <1>с>11:-<1«р«Нап»я ПаКС.тс 11 С«.,реС«Г> «С ПЗУ, Гдс Хранятся ко:>ф1:t<>
БК СПУ-,:.,<7< >с:С17;««Г Н»я К«эф<:«ц»СНтов апп1>ок >»«<11»,7 ..<< го поп»н«ма, vff раип I
-,;; lс«с Н Гг>Н, ОЧЕРЕДИ Г,> С"
T!.< >1 ji .,>;1>; г Ч< «««К<7 .< Ч<<«с
< ч» с,>; f .»р<>К С «1 i > г». I; с 1 <
<с I>< >It< ре <упьтат<>ff коп«<ронаlt it i< .
1IMV гнул ит дпя хр <«te«t»«f арифметичс .-ких к<7манд, пр»ема входных инфорг
«
БП0 (фиг.6) содержит буферный узел Il памяти, состоящий из оперативного запоминан>щего устройстна 12, счетчиков 13 и !4, схемы 15 сравнен»я, шифратора 16, нычитателя 17, сднигателя IS, регистра 19, сдвигового 1<сг»стра 20, счетчика 21, двух узлои пост«янной памяти 22 и 23, двух к«ммутаторов 24 и 25, двух буферных
ysff<7f< 26-27 памяти, узла 28 управле«гг«я» эчемента И 29 °
БОКК 3 (Фиг. 10) содержит два узла 30» 31 буферной памяти, реr»c гр 32, узел 33 пос гоянной памяти, у«<ел 34 <зперaт«гн« БПЛК 4 и 5 (фиг.1) содержит два y :fa «0 и 41 буферной памяти, реЗ0 гистр 42, три узла 43-45 оперативной памяти. узел 46 буферной памяти, у «< л <7 постоянной памяти, элеме«т 211-ИЛИ 48, пять триггеров 49-53, шест« элементов И 54-59. 1. Ê (ф««г.12) содержит счетчики 60 » Г>1, узел 62 постоянной памяти, т1> ггср 63, буферный узел 64 памяти, счетчик 65, дна триггера 66 и 67, »t Блок 9 управления (фиг. 13) содержит !fettt»>pa«op 79 и десять элемент<>в 111; 79-89; буферные узлы ) I, 30, 40, 42, 26, 27, 31 и 46 памяти и буФериья«узел d памяти идентичны по с«стану входящих н них блоков и выпопияеMbfM ими функциями узлу II й.«ч<«сление элементарных функций (.1ф) от аргумента в форме с плаваюff«!tt запятой разделяется на три этапа. 80 II;f первом этапе выполняется приведе«ft -г<. ние коэффициентов аппроксимиру«ощего г«с>г«инома из ПЗУ, а на третьем этапс — нычиспе ие полинома и постобра>с 67lка дпя функций 1 и 1пх ° Приведен»е функции к заданному ин" тсрнапу ос»звано на известных иэ мат«мат»ки соот«f<>me«IH«fx.! 13О6,.i Функция % Е!1! 4 4 PtiL I л qrif в где 1 функция от целой части аргумента; функция от дробной части аргумента, аппроксимируемая полиномом. 4-Р 1л Функция 1r(x) 1n(l+Z)+(1„-К) 1п2, где Z — - аргумент приведения к интервалу (О,!); Р„ - порядок исходного аргумента; К вЂ” число сдвигов влево мантиссы исходного аргумента; 1п (1++Z) — аппроксимируется полиномом . Функция sin — V Il -81п — (1-Ч) Jf 71 -sin — V 81П вЂ” (I=V) l1 I квадрант l 1 квадрант 111 квадрант Я sin — Ч IV квадрант, где Ч вЂ” аргумент, приведенный к интервалу (0,1); ° 4 sin †аппроксимируется полиномом. Вычисление значения функции на интервале 0-1 для всех функций выполняется одинаково ° Функция раскладывается в степенной ряд, число членов которого определяется исходя из требуемой точности вычислений. Расчеты показывают, что при работе с форматом с плавающей запятой, принятым в ЕС ЭВМ (7 разрядов — порядок и 56 разрядов — мантисса), число членов ряда составляет 5, 1 3 4 F(x) a +а х+а х +а х +a х +а х О 1 9 3 4 5.где а,а,а,а,а,а — коэффициенты о 1 1 3 4 5 разложения. л Постобработка для функции 1 включает в себя умножение значения Pet л многочлена на величину 1, а для функции 1n(x) — сложение значения полинома и константы (Р„-К)1п2. Наиболее наглядно процесс вычисления ЭФ с помощью предлагаемого процессора можно представить в виде графов алгоритмов (фиг.2-4). Каждая вершира такого графа отождествляется с определенной командой, а дуги являются информационными связями, по которым передан тся лапин» от к 5 все необходим1 дан и te. Таким образом, в каждый моменч времени может суще ст вова ть не сколько команд, готовых к выполнению, и, следовательно, они могут выполняч1 ся одно рем но. Кроме того, для осуществления одновременной обработки нескольких запросов по одной и той же программе вычисления элементарной функции все данные снабжаются признаком (индексом), соответствующим номеру процесса, из которого произошло обращение к спецпроцессору. Под процессом здесь понимается один иэ параллель О х вычислительных процессов, протекающих в ВС. С учетом этого признака команда становится готовой к выполнению, если поступившие для нее данные имеют один и тот же признак НП, т,е. относятся к одному и тому же вычисли25 тельному процессу. Процесс вычисления ЭФ начинается по мере поступления запросов в узел 11 (фиг.б). Запрос на вычисление ЭФ имеет слеЗ0 дующую структyру; где КФ вЂ” код ЭФ (2 разряда); Х вЂ” аргумент ЭФ (для ЕС ЭВМ 64 35 разряда); НП вЂ” номер процесса, иэ которого произошло обращение к спецпроцессору (4 разряда). Узел 11 работает следующим обра40 В начальном состоянии содержимое пятого и шестого счетчиков !3 и 14 равно нулю. Посредством управляющего сигнала из ВС происходит запись инФормации в узел 12 и увеличение содержимого счетчика !3 на единицу. Новое состояние счетчика соответствует адресу ячейки узла 12,в которую в дальнейшем будет происходить запись 50 следующего запроса на вычисление элементарной функции. После записи запроса в узел 12 на выходе ОП 1 схемы сравнения появляется сигнал "Очередь не пуста", который посз упает н узел 28 управления. Запись в узел 12 может 55 производиться несколько раэ, при этом образуется очередь запросов. При чтении запросов иэ узла 12 со" держимое счетчика 14 соответствует 1 . 10627 5 адресу ячейки, в которой находится первый запрос иэ очереди запросов. После чтения запроса иэ узла 12 содержимое счетчика 14 увеличивается на l, г.е. происходит переход к ячейке, содержащей следующий запрос иэ очереди запросов. Чтение запросов может происходить до тех пор, пока содержимое счетчика 14 не будет равным содержимому счетчика 13 что свидетельствует об отсутствии запросов на вычисление элементарных функций Узел 12 построен на микросхемах типа К1802, что позволяет производить одновременно и независимо запись и чтение информации, это в свою очередь дает воэможность организовать асинхронное взаимодействие между ВС и спецпроцессором. Первый, второй, третий и четвертый узлы 34, 43, 44 и 45 соответственно построены также на микросхемах типа К1802. В предлагаемом процессоре используется три последовательности синхросигналов: основная последовательность с периодом Т типа меандр, вспомогательные последовательности Tl и Т2, сдвинутые относительно друг друга на полпериода. Длительность сигналов Tl и. Т2 равна 3/2 Т (фиг.14). Обмен информацией между блоками процессора имеет асинхронный характер и осуществляется с помощью информационных пакетов 1 ИП ) посредством блока управления. Обмен ИП осуществляет через информационную шину ЭИШ 10. ИП имеет следующую структуру: где АБН вЂ” адрес блока назначения, ОО данн(>e ), нР постyn eò в хо манну Оl — данное поступает на место 2-го операнда ЛО =l0 — данное поступает на место 1-го операнда ll — данное поступает на место и 2-го операндов; HTl — номер (идентификатор) про10 цессора; ll — значение аередаваемого данного; ПР— признак результата. Обмен информацией между блоками осуществляется следующим образом. Блоки-источники ИП посылают в блок 9 управления сигналы "Готовность блока (ГБ) для передачи ИП (фиг.l и 13). Блок управления в соответствии с приоритетами блоков подключает выход одного иэ готовых блоков к ИШ 10 путем формирования сигнала Разрешить чтение" (РЧ), после чего на ИШ 10 появляется ИП, содержащий АБН блока уп- равления 9, в зависимости от АБН формирует сигнал "E àçðåøèòü эаписьн (p3), которьп позволяет записать HEI в соответствующий блок назначения по прибытию синхроимпульса 1 Т ). В следующем такте работы процессора может произойти обмен данными между двумя другими блоками процессора. Каждый блокисточник ИП имеет выходной буфер с трехстабильными выходами, эа счет че35 го осуществляется работа с ИШ 10. В каждьп момент времени посредством блока 9 с ИШ 10 взаимодействуют только два блока: блок-источник ИП и блокприемник данного ИП. С выхода узла 11 код функции поступает в узел 27 и узел 28 управления, номер процесса поступает в узлы 26 и 27, мантисса аргумента поступает на шифратор 16 и на сдвига45 тель 18, порядок аргумента — в узел 28 управления и вычитатель 17. При появлении аргумента ЗФ узел 28 управления начинает проверку его корректности согласно алгоритму на фиг.5. В результате этой проверки формируется код признака результата ПР ПР= 55 ды1 АКН вЂ” адрес кома нды назначения внутри блока; AH - адрес наэначения, представляющий ЛБН, АК, АО;, ЛΠ— адро операнда внутри команОΠ— аргумент функции корректен Ol — при вычислении произойдет потеря значимости l0 — при вычислении произойдет переполнение ll — вычисление невозможно. Если аргумент корректен, то начинается его предварительная обработ7 13 ка (фиг.5), которая заключается в т приведении аргумента (Х) функции к интервалу (О,I), коррекции мантиссы для функций sinx или cosx в зависимости от номера квадранта, в который попадает аргумент функции (вычисляется I-И х при необходимости), формировании ИП, инициирующего вычисление аппроксимирующего полинома, формировании ИП со значениями (P -К)lп2 для М функций lпх и 1. и в формировании пакета адреса коэффициентов (ПАК). Предварительная обработки для всех функций начинается со сдвига мантиссы аргумента в сдвигателе 18 в случае положительного порядка (Р„О). Если Рх 0 сдвиг не производится. В случае функции 1 " и sinx сдвиг осуществляется до равенства порядка нулю. Количество сдвигов (К) формируется с помощью схемы И 39 (если sign Р„ О, то К = Р„, иначе К = О. Для функции lпх мантйсса М „ сдвигается влево до первой единицы в старших разрядах сдвигающего регистра 20 плюс еще один сдвиг, Количество сдвигов определяется кодом на выходе шифратора 16:Ê N+I где N — номер старшей единицы в мантиссе М . Вычисление N+1 происx и II ходит путем установки в "О старшего разряда информационного входа шифрак тора 16. Коррекция порядка P „=P„-К выполняется с помощью вычитателя 17. Результат фиксируется на регистре 19 и служит адресом к ПЗУ 22, где хранятся величины (P„-K)ln2. Сдвинутая мантисса поступает на сдвигающий регистр 20, 1-8-й разряды которого используются для хранения целой части аргумента (1 " ), и слу1ь1 к жит адресом к узлу 23, где хранятся величины 1 " ", 9-63-й разряды используются для хранения мантиссы. Номер квадранта, в котором находится аргумент функций sin(x),cos(x), определяется значением 9 и 10-го pasрядов. В случае 11 и 1Ч квадрантов для sinx или l u lll квадрантов для cosx выполняется коррекция мантиссы путем формирования дополнения до 1 с помощью счетчика 21. Для этого мантисса, находящаяся в сдвигающем регистре 20, записывается в счетчик 21 в обратном коде, после чего к его содержимому прибавляется "!". После коррекции 9 и 10-й разряды мантиссы не используются, поэтому производится ее сдвиг на 2 разряда влево в сдвигающем регистре 20. 30627 8 55 5 ! О l5 В случае вычисления функций 1 " и lпх происходит обращение к узлам "2 илн 23. В эаключе> ии предварительной обработки необходимо сформировать информационные пакеты (!О1), которые будут инициировать последующие этапы вычисления ЭФ. ИП приведенного аргумента допжен содержать адрес назначения (АН), состоящий иэ АБН, АКН и АО, далее аргумент, приведенный к интервалу (О,l), затем НП н ПР формируются и узел 28 управления, а НП передается беэ изменения иэ запроса на вычисление ЭФ, находящегося в узле II. Аргумент к моменту формирования пакета находится или в сдвигающем регистре АН также формируется в узле 28 управления с учетом размещения в памяти программы вычисления полинома и постобработки (таблица). Пакет нприведенногоп аргумента записывается в узел 26, откуда он в дальнейшем передается в соответствующий блок назначения. Одновременно с пакетом приведенного аргумента формируется пакет адреса коэффициентов (ПАК) аппроксимирующего полинома, Н имеющий следующую структуру: КФ, .И» (9-19), НЛКН и НП, где КФ вЂ” код ЭФ; Н (9-19) — старшие разряды мантиссы, используемые для формирования адреса коэффициентов; HAKH — начальный адрес команд назначения, равный адресу команды, в которую поступает коэффициент а, (т.е. НАКН-00000 — для 1 НАКН-01010 — для sinx u HAKH-!0100— для lпх, что следует иэ размещения программы вычисления полинома и постобработки, см. таблицу); НП вЂ” номер процесса. КФ и НП передаются беэ изменения иэ запроса, находящегося в узле II, и М (9-19) к моменту формирования пах кета находится или в сдвнгающем регистре 20 (9-19), или в счетчике 21 (9-19), à HAKH то же самое что и АКН в пакете "Приведенного" аргумента (величина М," (9-19) является начальным адресом коэффициентов). Готовый пакет адреса коэффициентов помещается в узел 27. Пакет, содержащий эначепия (Р„-K)ln2 и 1 " ", имеет аналогичную структуру, что и пакет "приведенного" аргумента. 1 3 1«16 ! 1o(J)c )oi <>, к >k )) ))<(t l)l!! < (» к<» ф фини«Итон !1<)меп<з!«)> узел 2 7, ф<>(>;<пру>! tt ется гигнлл I v Коэффициеизи !)c линома (л -л 1 н»хо> Дят(Я (< ()(>ГЛ()toit:1 Т(Jl! lit (X»<)Pl)K;1X У 3 лл 62. Лдрес и(ффициентл л з»))исывается из ПЛК н с«ет ««t)c 60, л НЛКН в счетчик 61. Нибр lttltl ()! «13 у)пл 62 коэфф««((иент, Л! 11 г )з (xo)loB триггP. !О ра 63, АКН г. »»)Xn;(<>s< счетчик» 61 и HII поступ»к)т нл It)t<<> »t»t(«to)t)t»te входы узла 64. Полу»«t«if!)й 1П! запигынлетс» в выходной буф>ер 64, л ссдержимое счетчика 60 (лдрес woo В даль)«е)и«)ем I)pot((лура в»(0n )KH ко эфф)«ци(!«.) (> )< J(pc>)lnлжлс тс я»llл Jto I и<« но, иокл нс б;лут llpo»itтлны и) узла 62 вс(кn > 1<) )<)) )<т»i !(oi»HH<;).1. 30 Призи»>c т<>! о, ч l <) ))1» !«<;«н )н>г цедН ИИ К() З <1:) «Ц) ((l t Т < j.". > P t )1) Р У Е Т C » (! l O l lo» ЩЬЮ СЧ(. Т till 1 f) ) . Нл t ПЕРЕД»Ютс» И(1 )li!, ОР.-«)«Ц)«О)«)«)) »ХОДИ узла 34, ) К! ц !1П вЂ” и» ц)«форл«лцио!«ные ()voJ(t t у );(л 30 и»дресние нходы (записи) узл» 34. Ilo сигналу Р3 из блока 9 yt)p»t))tet«Its« AKli, НП, P злписываютс» в у.) Ji() 30 и 34. Ilo сигиллу А2 из уз.u()»)««t», содерж:;ие призак конца I(nii«lpo!)»Ili«» f ПКК1 и Ati, ко- 50 торый п<)ступает»(1 «t)fgopr«a((«to«tf»))t вход уэлл 31. <.O,(ер It»toe рег истра 32 является адресом дл» чтения данногo из узла .34 и не )<е««»ется в процессе коп««ро))л)<)«>) . Чт. !«(е к эм;1««ды ««3 уз 55 лл 33 и дл («го из у )лл 34 производится o!(ilnttp ч «(!to. Полученньн значения ЛН, :. г . г 1! злпигынлются в узел 31 )(«;);:.(:",, »тем содер7 I!! >)< ««< ч(тчикл Э > унеличинлется на (J<)t)!))t(v tt<> <-)tt )«»Jtv A .1. Но(<се з)«ачение ) ПОКа На ВЫХОДЕ Уз лл 33 не поянитс» ПКК. Чтение иифорst»t())nttit»t) пакетов (копий) производитс» по сигналам иэ блока 9 управлеH)t)t, Первый н второй БПЛК 4 и 5 (фиг. 1) пр) днлзнлчены для обработки команд умножения и сложения. Каждый из них огущест«)ляет прием ИН по ИШ 10, o«Iредел»ет готовые к выполнению команди, операнды готовых команд посылает 1) множительное устройство 6 или сумматор 7, а после выполнения операций <1>орм)«руют HI! результатов. Лр)(фметичегкие команды являются двухопе рлидными, поэтому не кл)кдый вновь прибывший ИП приводит к появлс ) Ппределение готовности команд осушегтвл»ется с помошью узла 43 для xpc««c.H«<» те гон. В исходном состоянии во нсех ячейках данного узла находятtt tt с» О, что свидетельствует о том, »to все команды свободны, т.е. не имеют операндов. Е(.ли в какую-то команду поступает ottp𻫫J(, то он записывается или в узел 44, или узел 45 операндов . по адресу АК, НП а в узел 43 тегов по этому же адресу записывается значение тега, равное 1, что соответствует активному состоянию команды. Если в дальнейшем в ту же команду поступает другой операнд, имеющий такой же код НП, то команда должна быть готовой к вы((олнению, это определяется путем чтения тега иэ второго ОЗУ 43 тегов. Е<ли те — равен "1", то даннъ(й операнд послед!««((1 и команда становится готовой к выполнению. Ее адрес помещается в узел 46, операнд записывается или в узел 44, или узел 45 операндов, а значение тега равно "0)l. HII, поступивший n-o ИШ 10, содержит АКН, НП АО, Д, кбторые за««1«сываI l 1 3306 ются: АКН, НП вЂ” в узел 46, регистр 42; Д вЂ” в узел 45; AO поступает на вход записи узла 40 и на вход "Запись" узлон 44 и 45. Кроме АКН, HII поступают на вход адрес "запись" узлов 44 и 45. Значения АКН и HII янляются адресом ,"Чтение" узла 43, где хранятся теги (признаки). По тактовому импульсу Т и сигналу РЗ блока 9 управления значение тега записывается н триг- Ip гер 49, а н регистр 42 записываются AKH и НП, которые служат адресом "Записьн к второму узлу 43. В этом же такте Т операнд, содержащийся в ИП, записывается или в узел 44, или 15 узел 45. Если АО!I то операнд записывается в оба узла 44 и 45. Если эна чение тега на.выходе второго узла 43 равно единице, то команда готова к выполнению, ее адрес АК, а также НП записываются в узел 40. В следующем такте инверсное значение тека, находящегося в триггере 49, записывается в узел 43. Далее производится обработка готовых к выполнению команд, адреса которых находятся в узле 40. Если узел непуст (признак P2), то на его инфор- мационном выходе находится адрес оче- 30 редности команды, готовой к выполнению АК и НП. АК передается в узел 47 команд для чтения готовой команды, а АК и НП вЂ” на адресные входы "Чтение" узлов 44 и 45 для чтения операн- 35 дов. Чтение происходит одновременно иэ узлов 44 и 45. Полученные операнды передаются ипи в множительное устройство 6, или в сумматор 7. Команда, содержащая адрес назначения реэульта- 40 та, т.е. АБН, АКН, АО, а также НП, передаваемый без изменения иэ узла 40, перемещается в узел 4). Одновременно с этим операнды направляются в конвейерное МУ 6 (сумматор 7), имеющее 45 глубину конвейера. С помощью триггеров 50, 5l и 52 соответственно определяется момент появления результата на выходе МУ 6 или .сумматора 7 и его запись в узел 4l 50 При записи результата устанавливается признак ГБ, свидетельствующий о появлении результата арифметической команды. Признак ГБ поступает в блок 9 управления. 55 Обработка арифметических команд осуществляется конвейерным способом, однако если в первом и втором БПАК 4 и 5 прием ИП и обработка готовых к 27 2 выполнению команд будут происходить с одинаковой тактовой частотой, то загрузка множительного устройства 6 (сумматора 7) операндами будет неравномерной. Это следует из того, что вновь прибывший ИП н каждом такте порождает готовую к выполненик команду приблиэительцо с вероятностью 0,5, так как операндов н команде дна. Неравномерность потока готовых команд можно сгладить, если осуществлять обмен ИП через ИП 10 и прием ИП н первый и второи БПАК 4 и 5 на большей тактовой частоте по сравнению с обработкой готовых команд в первом и втором БПАК 4 и 5. Диаграмма, показывающая соотношение тактовых частот, используемых н процессоре, показана на фиг. 14. Окончательный ре эульта т вычисления (значение ЭФ) иэ первого или второго БПАК 4 и 5 по ИН IO поступает в блок 8 буферной памяти. Блок 8 генерирует признак готовности результата, который поступает н вычислительную систему. По этому сигналу вычислительная система сигналом "Чтение считывает ИП результата. Вычисление полинома и постобработка осуществляются в соответствии с программой, машинные коды которой представлены н таблице. Данная программа полностью соответстнует потоковым графам алгоритмов на фиг.2 — 4. Программа н зависимости от типа команд распределена по блокам: БОКК 3, БПАК 4, БПАК 5. Каждая команда представляет собой AH результата, состоящий из АБН, АКН и АО и признака конца команды (ПКК), используемый только командами копирования. Команды копирования занимают несколько ячеек в узле 33. Если ПКК I, то ячейка является последней для данной командь1 копирования. В программе приняты следующие обозначения АБ — адрес блока; АК вЂ” адрес команды внутри блока; ИК вЂ” идентификатор команды и ИКН вЂ” идентификатор команды назначения, согласно потоковым алгоритмам на фиг.2-4 ° Как отмечалось ныпее, адрес назначения для пакета "приведенного" аргумента, 1 " " (P -K)1п2 и коэффициенCпt л тов полинома формируется н соответстнии с размещением команд в памяти. В таблице приведены АН, которые формируются в БПО ) для соответствующих информационных пакетов ° 1» 13 э<"> Блок 9 уира)<э»е)»ия сие)»ир<>)<егсора состоит из набора комбина)»иОнных схем. На вход блока 9 уиравле)»иэ» из остальньж блоков иостуиан т сигналы ГБ и адрес блока (ЛБ) с Hill 10. Блок 9 управления выдает в каждьп» Глок сигналы РЧ, "Чтение" (ЧТ ) и РЭ Предлагаемьп» сиецироцессор характеризуется высокой производительностью и высокой пропускной способ- lp ностью, под которой понимается количество запросов на вычисление ЭФ, об-, рабатыиаемьгх за единицу времени. Данные свойства обеспечиваются путем распараллеливания алгоритмов вычисле- )5 ния ЭФ, органиэации поточной (конвейерной) обработки данных, а также эа счет органиэации Одновременного обслуживания )»f скольки» заиросон иа вычисление ЭФ от некоторого множест- 2р ва источников. Ф о р м у л а и э О 6 р е т е и и я l, Сиециализиронан>ни! процессор 25 для BblvH» Jlf.)»)»)» э>)е>»е!»т.»риь)х функций, содержащий умножитель, суьгматор, блок управления, о т .ч и ч <» ю»)) и и с я тем, что, с целью и<э);ьп<)е)»)»я и;><эизводительности ;» счет и <раллельн< го вы- 30 чнсления э »емен)арных функ),ий, н него введены Г>л<>к иреэиэарительной Обработки, блок вычислеиил коэффициентов, блок обработки команд кот)ировал<»я, первый и второй блоки подготовки арифметических команд, блок буферной памяти, иериые Вьжоды блока предварительной Обработки и блока Вычисления коэффи)»иентов соединены посредством информационных шии с первыми 40 информационнымн вх<>дами блока Обработки команд копирования, первого и второго блокои подготовки арифметических команд, первые вьгход блока обработки команд копирования соединен через и)»фо)>ма)»ионнук> шину с первым и)»форма циоин) и» входоы )первого и нто! рого блоков подготовки арифметических команд, ))ep)»))e выходы первого и втОрОГО блокОв иОДГОтОВки арифмети- 5р ческих команд соед)шены через информациОнную шину с пер»эьм и)»формацион ным Входом блока Гуфериой памяти, вход основн >й иоследоиательиости синхросигналов процессора соединен с од)»оимен)и,<.<и ))хода><)» блока предварительной об;> битки, иэ)ок,л вычисэ)ения, коз<)1>и!»)»г )< T «, пи к;э уиравлейия, бло ка ОГра»><От;. и .. >; и« . bo! ><р<>нанни, иер). >2 7 l4 RoT О и Второго блоков подготовки «рифметических команд и блока буферной памяти, входы первой и второй дополнительных последовательностей синхросигналов процессора соединены с одноименными входами первого и второго блоков подготовки арифметических команд, выходы признака готовности блока предварительной обработки блока вычисления коэффициентов, блока обработки команд копирования, первого и второго блоков подготовки арифметических команд соединены с первым по пятьп! входамн блока управления, выходы с первого по пятый блока управления соединены с входами разрешения чтения блока предварительной обработки блока вычисления коэффициентов, блока обработки команд копирования, первого и второго блоков подготовки арифметических команд соответственно, выходы с шестого по десятый блока управления соединены с входами чтения коэффициентов полинома блока предварительной обработки, чтения значения г (nt < блока вычисления коэффициентов, чтение значения (P><-К)1п2 блока обработки команд копирования, чтения операнда первого и второго блоков подготовки арифметических команд, одиэ»)»адцатьп», двенадцатьп» и три)»адцадьп! Выходы блока управления соединены с входами разрешения записи блока Обработки команд копирования, первого и второго бло" ков подготовки арифметических команд, четырн;)дцатый вВпсод блока управления подключен к входу записи результата Операнда блока буферной памяти, первьп» вьжод блока предварительной обработки соединен через информационную шину с входом адреса блока назначения, блока управления, второй и третий выходы первого блока подготовки арифметических команд соединены с входами множителя и множимого умножителя, выход которого соединен с вторым информационным входом первого блока подготовки арифметических команд, второй и третий выходы второго блока подготовки арифметических команд соединены с входами первого < и второго слагаемых сумматора, выход которого соединен с вторым информационным входом второго блока подготовки арифметических команд, второй и третий выходы блока предварительной обработки соединены с первьа) и вторым ииформационнычи входами бло15 1330б27 ка памяти, второй выход которого соединен с входом чтения пакета адреса блока предварительной обработки коэффициентов, ийформацнонный и управляющий входы блока предварительной обработки являются одноименными входами процессора, а выход блока буферной памяти является выходом процессора. 2. Процессор по п.l, о т л и— ч а ю шийся тем, что блок управ- 10 ления содержит десять элементов И и дешифратор, вход которого является входом адреса блока назначения блока, первый, второй и третий выходы дешифратора являются одиннадцатым, двенад- 15 цатым и тринадцатым выходами блока, четвертый выход дешнфратора соединен с первым входом первого элемента И, первый вход блока подключен к первым инверсным входам второго, третьего, 20 четвертого пятого и к первому прямому входу шестого элементов И и первому выходу блока управления, второй вход блока подключен к вторым инверсным входам третьего, четвертого, пятого и к второму прямому входу второго элементов И, третий вход блока соединен с третьим прямым входом третьего элемента И и с третьими инверсными входами четвертого, пятого эле- 30 ментов И, четвертый вход блока соединен с четвертым входом четвертого элемента И и с четвертым инверсным входом пятого элемента И, пятый вход блока соединен с пятым входом пятого элемента И, выходы второго, третьего четвертого и пятого элементов И соединены с первыми входами седьмого, восьмого, девятого и десятого элементов И и с вторым, третьим, четвер- 40 тым и пятым выходами блока управления соответственно, вход основной последовательности синхросигналов блока соединен с вторыми входами первого и с шестого по десятый элемен" 45 тов И, выходы которых являются четырнадцатьич и с шестого по десятый вы1 ходами блока. 3. Процессор по п.1, о т л и— ч а ю шийся тем, что блок пред- 50 варительной обработки содержит три буферных узла памяти, шифратор, вычитатель, сдвигатель, сдвиговый регистр. элемент И, счетчик, два узла постоянной памяти, два коммутатора, узел уп- 55 равления, причем информационный и управляющий входы блока соединены с входом данных и входом разрешения записн перв го буферного узла памяти, выходы первой группы которого соедйнены с входами кода функции узла управления, выходы второй группы первого буферного узла памяти соединены с входом порядка аргумента узла управления, входом вычитаемого вычитателя, первым входом элемента И, второй инверсный вход которого соединен с соответствующим входом второй группы первого буферного узла памяти, выходы третьей группы первого блока буферной памяти соединены с информационньпчи входами сдвигателя и шифратора, выход элемента И соединен с управляющим входом первого коммутатора, информационный вход которого соединен с выходом шифратора, выход первого коммутатора соединен с входом вычитаемого вычитателя и с входом управления количеством сдвигов сдвигателя, выходы вычитатепя и сдвигателя соединены с информационными входами регистра и сдвигового регистра соответственно, выходы которых соединены с адресными входами первого и второго узлов постоянной памяти соответствен" но, выходы которых соединены с первым и вторым информационными входами второго коммутатора, выход сдвигового регистра соединен с третьим информационным входом второго коммутатора и с инверсным информационнь|м входом счетчика, выход которого соединен с четвертым информационным входом второго коммутатора, первый выход первого буферного узла памяти соединен с входом признака Очередь не пуста узла управления, первый выход узла управления соединен с входом чтения первого буферного узла памяти и с синхровходом сдвигового регистра, второй выход узла управления соединен с управляющим входом первого коммутатора, третий выход уэ. ла управления соединен с синхровходом регистра, четвертый выход узла управления соединен с входами сброса регистра и сдвигового регистра, пятьп и шестой выходы узла управления соединены с входами установки в 1" и в 0 1 сдвигового регистра соответ" ственно, седьмой и восьмой выходы узла управления "соединены с синхровходом и счетным входом счетчика, соответственно девятый и десятый выходы узла управления соединены с первым и вторым управляющичц входами л 1З второго коммутатора, второй выход первого узла буферной памяти, выход регистра, выход второго коммутатора, с одиннадцатого по тринадцатый выходы узла управления соединены с соответствующими разрядами информационного входа второго узла буферной памяти, второй выход первого блока буферной памяти, выход второго коммутатора и тринадцатый выход блока соединены с разрядами информационного входа третьего буферного узла памяти, четырнадцатый и пятнадцатый выл оды блока соединены с входами разрешения записи второго и третьего буферных узлов памяти, вход чтения коэффициентов полинома блока соединен с входом разрешения чтения второго буферного узла памяти, вход разрешения чтения блока соединен с входом выборки кристалла второго буферного узла памяти, первый и второй выходы второго буферного узла памяти являются первым и вторым иыходами блока, первый и второй выходы третьего буферного узла памяти являются третьим и четвертым выходами блока. 4. Процессор по и. 1, о т л и ч а ю шийся тем, что блок коэффициентов содержит три счетчика, узел постоянной памяти, буферный узел памяти, два D-триггера, Т-триггер, элемент 2И-ИЛИ, три элемента ИЛИ, семь элементов И, причем первая группа разрядок информационного входа блока соедиие.ra c D-входами первого н вто3 рого счетчиков, выход первого счетчика и вторая группа разрядов информационного входа блока соединены с соответствующими разрядами третьего входа узла постоянной памяти, вход основной последовательности синхросигналов блока соединен с С-входами первого и второго D-триггеров, инверсные выходы которых соединены с первым и вторым входами первого элемента И, прямой выход первого 0-триггера соединен с первыми входами второго элемента И, первого элемента ИЛИ, элемента 2И-ИЛИ, прямой выход второго элемента И, первого элемента ИЛИ, элемента 2И-ИЛИ, прямой выход второго D-триггера соединены с вторым входом элемента 2И-И"И и первым входом второго элемента ИЛИ, второй информационный вход блока соединен с третьим входом первого элемента И, выход которого соединен с первым входом третьего э емепта И, лторым входом первого элемента ИЛИ и с D-входом второго D-триггера, выход первого элемента ИЛИ соединен с первым входом четвертого элемента И, выход которого соединен с информационным входом Т-триггера, выход второго элемента И соединен с первым входом элемента И и вторым входом второго элемента ИПИ, выход которого соединен с первым вхоt0 дом шестого элемента И, выход которог о сое дине н со сче т ными входами пе рвого и второго счетчиков и входом разрешения записи буферного узла памяти, первый, второй выходы третьего счет15 чика соединены с первыми, вторыми входами седьмого элемента И и третьего элемента ИЛИ соответственно, третий выход третьего счетчика соединен с третьим инверсным входом седьмого элемента И и третьим входом третьего элемента ИПИ, выход третьего элемента ИЛИ соединен с вторым входом второго элемента И и третьим входом элемента 2И-ИЛИ, выход которогО соеди25 нен с D-входом первого D-триггера, вход осноьной последовательности синхроимпульсои блока соединен с вторыми входами с третьего по шестой элементов И, выход третьего элемен" ЗО та И соединен с вторым выходом блока и входами разрешения записи первого и второго счетчиков, выход пятого элемента И соединен со счетным входом второго счетчика, выход седьмого элеНРН В И coPQHHPH c Bxo/JQM сброса тьего счетчика, третья группа разрядов информационного входа блока, вы- . ход узла постоянной памяти, выход второго счетчика, прямой и инверсньй 40 выходы Т-триггера соединены с соответствующими разрядами информационного входа узла буферной памяти, входы разрешения чтения и чтения значения f " блока соединены с входами 1о1 х 45 чтения и выборки кристалла узла буферной памяти соответственно, выход и и Очередь не пуста является выходом признака готовности блока, выход узла буферной памяти является первым gg выходом блока. Процессор по п.1, о т л ич а ю щ н и с я тем, что блок обработки команд копирования содержит два узла буферной памяти, три элемен55 та И, элемент 2И-ИЛИ, триггер, счетчик, регистр, узел постоянной памяти, узел оперативной памяти, вход основной последовательности синхросигналои диска соединен с первым входом f0 1 ч 131 первого элемента И, второй вход которого соединен с входом разрешения записи блока, выход первого элемента И соединен с адресными входами первого узла буферной памяти и узла оперативной памяти. вход основной последовательности синхросигналов блока соединен с первыми входами второго и третьего элементов И и входом синхронизации триггера, прямой выход которого соединен с вторым входом третьего элемента И и первым входом элемента 2И-ИПИ, выход которого соединен с информационным входом триггера, инверсный выход которого соединен с вторыми входами второго элемента И и элемента 2И-ИЛИ, третьи входы которых соединены с выходом признака И Очередь не пуста узла буферной nall мяти, выход второго элемента И соединен с входом чтения первого узла буферной памяти и входом разрешения записи счетчика и регистра, выход счетчика соединен с адресным входом узла постоянной памяти, выход разрядов первой группы которого соединен с информационным входом соответствующих разрядов первого узла буферной памяти, выход сооветствующего разряда узла постоянной памяти соединен с четвертым инверсным входом элемента 2И-ИЛИ, выход третьего элемента И соединен со счетным входом счетчика и входом записи второго узла буферной памяти выход разрядов первой и второй группы первого узла буферной памяти соединен с информационным входом соответствующих разрядов регистра, выход которого соединен с входом адреса чтения узла оперативной памяти, выходы разрядов первой группы первого узла буферной памяти соединены с информационнъки входами счетчика, выходы разрядов второй группы первого узла буферной памяти соединены с информационным входом соответствующих разрядов второго узла буферной памяти, выход разрядов узла оперативной памяти соединен с информационным входом соответствующих разрядов второго узла буферной памяти, входы разрешения чтения копируемого операнда блока соединены с входами выбора кристалла и чтения второго узла буферной памяти, выход признака «Очередь не пуста" которого является выходом признака готовности блока, второй выход второго узла буферной памяти является первым выходом. блока, 0627 20 разряды первой и втор< и гpvl»iIJ цiн1« рмкцнопного входа блока сс пивновl! с информационным vxnfln пе рвогс: у лк буферной памяти и входом кд1ч ск записи узла оперативной пкмнти, вм1«1р— мационный вход которого соединен с разрядамн третьей группы информацион.ного входа блока. 6. (1роцессор по и. I, о т л и ч а ю шийся тем, что блок подготовки арифметических кома д содержит три узла оперативной памяти, три узла буферной памяти, узел постоянной памяти, пять триггеров, элемент 2 И-ИЛИ, шесть элементов И, регистр, причем вход основной последовательности сиихросигвклов блока соеливен с первыми входами с первого по четвертый элементов И, с входом синхронизации первого триггера, первым и вторым входами элемента 2И-ИЛИ, вход первой дополнительной последовательности сипхроимпульсов блока соединен с входами синхронизации второгo и третьего триггеров и с первым входом пятого элемента И, вход второй дополнительной последовательности синхроимпульсов блока соединен с входом синхронизации четвертого триггера н первым входом шестого элемента И, выход которого соединен с входом чтения второго и с входами записи первого узлов буферной памяти, вход разрешения записи блока соединен с третьим и четвертым входами элемента 2И-ИЛИ, с вторыми входами с первого по третий элементов И и с информпционным входом первого триггера, выход которого соединен с вторым входом четвертого элемента И, выход которого соединен с входом записи первого узла оперативной памяти, выход которого соединен с информационным входом пятого триггера и с пятым входом элемента 2И-ИЛИ, выход которого соединен с входом записи второго узла буферной памяти, выход разрядов первой группы которого соединен с адресным входом узла постоянной памяти, выход разрядов первой группы которого соед>п ен с информпционным входом первой группы разрядов третьего уэпа буферной памяти, вторая группа ркзрядон информационного входа которого соединена с выходом разрядов второй группы второго блока буферной памяти, в 1ходы разрядов первой и второй группы которого соединены с вхоцамп адреса чтения второго и третьего узл в оперативной Функция Накет Адрес назначения АБН АКН АО АБ!! АКН AKH AO 00 01010 ОО 10100 01000 01 00 (nC i )О 1010 01 IO 10!О: 10 01 10100 10 0i 10!01 1О 0l 10110 10 01 1011 10 Оl 11000 10 (Р К) ln2 0000 10 00000 10 00001 10 00010 IО 00011 l0 000100 IO 0101" 10 01010 10 01011 10 Oil00 lO 01101 10 01110 10 10 а, О! 01 а, 01 Ol 0l 01 а О1 01 памяти, первая и вторая группа разрядов информационного входа блока соединена с информационными входами регистра, второго учла буферной памяти, входами адреса записи третьего узла оперативной памяти и с входом адреса чтения первого узла оперативной памяти, информационный вход которого соединен с выходом пятого триггера, вход синхронизации которого и нход раэре- !О веиия записи регистра соединены с иьг, ходом первого элемента И, соответствующие разряды индюрмациоиного входа блока соединены с шестым и седьмым входами элементов 2И-ИЛИ, третьими !5 входами второго и третьего элементов И соответственно, выходы которьм соединены с входами записи второго и тр тьего узлов оперативной памяти, соответстненно информационнъ1е входы 20 которых соединенъ с информационным входом соответствующих разрядов блока, выходы второго и третьего узлов оперативной памяти являются вторым и третьим выходами блока, второй вы- 25 ход нторого узла буферной памяти соедHiif ii с. вторим входом пятого элемента И, с информационным входом второгo три гера, вых зд которого соединен с инфо рмационным входом четвертого трнг ера, вьход которого соединен с п формяционным входом третьего триггера, выход которого соединен с вторым входом шестого элемента И, выход кочорого соединен с входом записи третьего узла буферной памяти, второй I информационный вход блока соединен с информационным входом первого узла буферной памяти, вход чтения операн- . ды блока соединен с входом чтения верного и третьего узлов буферной памяти, вход разрешения чтения блока соединен с входами "Выборка кристалла" первого и третьего узлов буферной памяти, первый вымоц первого узла буферной памяти является выходом признака готовности блока, выходы рачрядон первой и второй групп третьего узла буферной памяти и выход разрядов перного узла буферной памяти объединены и являются первым выходом блока. (330627 1 30677 Ювао лР6М фиг 7 и в.7 Фи 11 l 33062 7 ь daУ /Pit, p нл РФ( ю4Гв р а iФр <+ У ФЧ ю4е 3 PVg юйв и Юв лСгвg юе Ю! /ю фв )) юф (& ) 3p (+a P) f g) Фию. /5 Составитель З.Шершнева Редактор М.Дылын Техред В.Кадар Корректор Г. Решетник Закаэ 3583/50 Тираж 672 Подписное ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий ll3035, Москва, Ж-35, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4
