Цифровой нерекурсивный фильтр

 

Изобретение относится к цифровой технике. Цель изобретения - повышение быстродействия. Фильтр содержит регистры 1 и 11 памяти, умножитель 2, блок 3 памяти приращений коэффициентов , накапливающий сумматор 4, сумматоры 5 и 6, коммутаторы 7 и 8, регистры 9 и 10 сдвига, блок 12 управления, эл-т 13 задержки и формирователь 14 импульсов. Работа фильтра осуществляется по циклам. Одновременно в п-м цикле вычисляются частичные суммы и выходной отсчет. Цель достигается да счет вычисления новых частичных сумм, записанных в регистры 9 и 10 в таком порядке, который необходим для данного цикла работы фильтра. 2 ил. (Л Вб/х.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) (51) 4 Н 03 Н 17 06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Фиг.1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4035632/24-09 (22) 11.03.86 (46) 23.08.87.Бюл. В 31 (71) Омский политехнический институт (72) M.Â.Çàðóáèíñêèé (53) 681.32 (088.8) (56) Авторское свидетельство СССР

Ф 942247, кл. Н 03 Н 17/06, 1980. (54) ЦИФРОВОЙ НЕРЕКУРСИВНЫЙ ФИЛЬТР (57) Изобретение относится к цифровой технике. Цель изобретения — повышение быстродействия. Фильтр содержит регистры l и 11 памяти, умножитель 2, блок 3 памяти приращений коэффициентов, накапливающий сумматор

4, сумматоры 5 и 6, коммутаторы 7 и

8, регистры 9 и 10 сдвига, блок 12 управления, эл-т 13 задержки и формирователь 14 импульсов. Работа фильтра осуществляется по циклам.

Одновременно в п-м цикле вычисляются частичные суммы и выходной отсчет.

Цель достигается да счет вычисления новых частичных сумм, записанных в регистры 9 и 10 в таком порядке, который необходим для данного цикла работы фильтра. 2 ил.

1332519

Изобретение относится к цифровой технике и может быть использовано в системах цифроной обработки сигналов.

Цель изобретения — повышение быстродействия цифрового нерекурсинного фильтра.

На фиг.l приведена структурная схема цифрового нерекурсивного 1О фильтра; на фиг.2 — временная диаграмма управляющих сигналов.

Цифровой нерекурсинный фильтр содержит первый регистр 1 памяти, умножитель 2, блок 3 памяти приращений коэффициентов, накапливающий сумматор 4 первый и второй сумматоf ры 5 и 6, первый и второй коммутаторы 7 и 8, первый и второй регистры 9 и 10 сдвига, второй регистр 11 20 памяти, блок 12 управления, элемент

13 задержки, формирователь 14 импульсов.

Блок 12 управления содержит генератор 15 тактовых импульсов, счет- 25 чик 16, дешифратор 17.

Цифровой нерекурсинный фильтр работает следующим образом.

Выходной отсчет Y(n) цифрового нерекурсивного фильтра формируется З0 н соответствии с разностным уравнекием:

Допустим N=5, соответственно М=З.

Весь цикл работы цифрового нерекурсинного фильтра (длительность цикла равна периоду дискретизации) разделен на M=3 тактовых интервала. Первый регистр 9 сдвига имеет в этом случае (N+3)/2 = M+1 = 4 ячейки, а второй регистр 10 сдвига — (N 1)/2 =

2 ячейки. В начале нулевого такто55

Я -1 ((и) =, а. Х (и- i), =о 35 где а — весовые коэффициенты (отсче1 ты импульсной характеристики);

Х (и -1 ) - входные отсчеты.

Значение N в цифровом нерекурсив- 40 ном фильтре должно быть выбрано нечетным, а импульсная характеристика симметричной, т.е. а;= а„,;, где

i = 0,1,...,M-2; М=(N+1)/2. Тогда каждый входной отсчет X(n) при вычис- 45 пении двух выходных отсчетов Y(п+1) и Y(n+N-i 1) умножается на один и тот же коэффициент а;, а при вычис° ленин Y(n+M- 1) - на коэффициент a„,. ного интервала на управляющий вход первого регистра 1 с выхода формирователя 14 поступает импульс и текущий отсчет Х(n) записывается в этот регистр, с выхода которого он подается в течение всего цикла на второй вход умножителя 2. На первый вход умножителя 2 с выхода блока 3 в нулевом такте поступает приращение коэффициента да = а,, в первом такте д а, = а, — а,, а во втором такте да = а — а, . С выхода умножителя 2 последовательно формируемые произведения да X(n), h а, Х(п), да, Х(п) подаются на вход накапливающего сумматора 4, который в начале цикла установлен в нулевое состояние импульсом, поступившим на вход сброса с выхода формирователя 14. Во второй половине каждого тактового интервала производится запись в накапливающий сумматор 4 результата сложения очередного числа, поступающего с выхода умножителя 2, и полученной в предыдущем такте суммы. Таким образом, на выходе накапливающего сумматора 4 во второй половине нулевого такта образуется произведение а,X(n)= да,X(n), во второй полонине первого такта а, Х (n) = д а, Х (и)+ а,Х (n), а но второй половине второго такта а X(n) = да,X(n) + а, Х(п).

Поступаюц1ие с выхода накапливающего сумматора 4 произведения текущего отсчета и коэффициентов используются для формирования в и-м цикле частичных сумм произведений S„(n+1)=

= а,X(n-3) + à, X(n-2) + а,Х(п-1) +

+ à, X(n), S„(n+2)=a,Õ(n-2) +

+ à, X (n-1) + à X (и), S„(n+3)

= а,X(n-l) + а Х(п) и S„(n+4)

= а Х (n), относящихся к выходным отсчетам Y (и+1), Y (n+2), У (и+3) и

Y (n+4) соответственно, а также для формирования выходного отсчета Y(n).

Так как импульсная характеристика симметрична, а X(n) используется при вычислении одновременно S„(n) и

S „(и+4), а,Х(п) — при вычислении

SÄ(n+1) и S„(п+3), а,Х(n) - при вычислении S„(n+2).

В начале нулевого такта четыре ячейки первого регистра 9 содержат полученные в предыдущих циклах частичные суммы, которые записаны в следующем порядке: S„<(n+1) а,X(n-3) + a,X(n-2)+а Х(n-11;

1332519

S„., (и+2) = а,X(n-2) + à, X(n-1);

S „, (и+3) а,X (n-1); 5„,(п) а,Х(п-4) + à, X(n-3) + а,Х(п-2) .

В нулевом такте на управляющий вход первого коммутатора 7 С первого выхода дешифратора 17 поступает напряжение логической единицы, и вход первого регистра 9 соединяется через первый коммутатор 7 с выходом на-10 капливающего сумматора 4. Сдвиг информации в первом .и втором регистрах 9 и 10 производится в конце каждого тактового интервала. При этом на нулевом тактовом интервале в пер- 15 вуя ячейку первого регистра 9 записывается частичная сумма S„(n+4) а Х(п) с выхода накапливающего сумо матора 4, а из последней ячейки выводится S„ (n). В остальных тактах 20 на управляющем входе первого коммутатора 7 присутствует логический ноль и вход первого регистра 9 подключается через первый коммутатор 7 к выходу первого сумматора 5. На выходе первого сумматора 5 образуется результат сложения чисел, поступающих с выходов накапливающего сумматора 4 и первого регистра 9. При сдвиге в первом такте в первую ячейку первого З0 регистра 9 записывается новая частичная сумма S„(n+3) = SÄ (и+3)+а, Х(п), а во втором такте — Sn(n+2) = 5„,(п+

+2)+а,Х(п) .

Таким образом, к моменту окончания и-ro цикла в ячейках первого регистра 9 последовательно записаны частичные суммы Sn(п+2),Sn(n+3), S„(n+4), S„,(ï+1) .

Одновременно в и-м цикле работы фильтра с помощью второго сумматора 6, второго коммутатора 8 и второго регистра 10 вычисляется частичная сумма S„(n+l) и выходной отсчет

Y(n) = S„(n) .

В начале нулевого тактового интервала во втором регистре 10 последовательно записаны S„,(п+1)

= а,Х(п-3) + а,Х(п-2) + à X(n-1) и S„,(n) = а,X(n-4) + а„Х п-3) +

+ а Х(п-2) + à, X(n-1). В течение нулевого и первого тактов на управляющем входе второго коммутатора 8 присутствует напряжение логического ну-., ля, и вход второго регистра 10 соеди. нен через второй коммутатор 8 с выходом второго сумматора 6, который формирует сумму чисел, поступивших с выходов накапливающего сумматора 4 и второго регистра 10.

В конце нулевого такта при сдвиге информации в первую ячейку второго регистра 10 записывается полная сумма S„(n) = S„,(n) + а,X(n), а в конце первого такта — частичная сумма

S „(и+1) = S„,(п+1)+а, Х(п) . В последнем (втором) такте на управляющие входы второго коммутатора 8 и второго регистра 11 с второго выхода дешифратора 17 поступает напряжение логической единицы, передним фронтом которого происходит перезапись вычисленного выходного отсчета Y(n) (и) из последней (второй) ячейи ки второго регистра 10 во второй регистр 11. Отсчет Y(n) хранится в этом регистре в течение следующего цикла. Кроме этого, на последнем тактовом интервале и-го цикла второй коммутатор 8 переключается, соединяя вход второго регистра 10 с выходом первого сумматора 5, и при сдвиге в первую ячейку второго регистра 10 записывается частичная сумма

5 „(и+2) с выхода первого сумматора

5, а из последней ячейки выводится

S (n) . К моменту окончания и-го и цикла в ячейках второго регистра 10 последовательно записаны S„(n+2) и S „(и+1) .

Таким образом, в начале (и+1) -го цикла ячейки обоих регистров 9 и 10 сдвига содержат новые частичные суммы, записанные в таком порядке, который необходим для (и+1)-го цикла работы фильтра.

Блок 12 управления работает следующим образом.

Частота тактовых импульсов (фиг.2а) на выходе генератора 15 в

М раз превышает частоту дискретизации. Двоичный код с выхода счетчи— ка 16, коэффициент пересчета которого равен М, а состояние изменяется по переднему фронту тактового импульса, поступает на адресный вход блока 3. В результате обеспечивается последовательная выборка очередного приращения коэффициента в начале каждого такта.

Одновременно этот код подается на вход дешифратора 17, на первом вы. ходе которого напряжение логической единицы присутствует только в нулевом такте (фиг.2а), а на втором выд а

We2

Составитель С.Музычук

Редактор Е.Папп Техред Л.Сердюкова Корректор Л.Пилипенко

Заказ 3848/55 Тираж 901 Подписное

ВНИ11ПИ Государственного комитета СССР по делам изобретений и открытий

113035, Г1осква, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.ужгород, ул. Проектная, 4

5 133 ходе — в последнем (М-1)-м такте (фиг.2г). Формирователь 14 по переднему фронту напряжения с первого выхода дешифратора 17 вырабатывает импульс (фиг.2д) для записи в первый регистр 1 и для обнуления накапливающего сумматора 4. Запись очередной суммы в накапливающем сумматоре 4 производится по заднему фронту тактового импульса, а сдвиг в первом и втором регистрах 9 и 10 по заднему фронту импульса, который задержан относительно тактового в элементе 13 на время, большее длительности переходных процессов в накапливающем сумматоре 4; первом и втором сумматорах 5 и Ь и коммутаторах 7 и 8 (фиг.26).

Формула изобретения

Цифровой нерекурсивный фильтр, содержащий умножитель, первый вход которого подключен к выходу блока памяти. приращений коэффициентов, а выход соединен с входом накапливающего сумматора, первый коммутатор, выход которого подключен к входу первого регистра сдвига, и блок управления, первый выход которого соединен с управляющим входом первого коммутатора, второй выход соединен с входом записи накапливающего сумматора, а третий выход соединен с входом блока памяти приращений коэффициентов, отличающийся

2519 б тем, что, с целью повышения быстродействия, введены первый регистр памяти, вход которого является входом цифрового нерскурсивного фильт5 ра, первый сумматор, последовательно соединенные второй сумматор, второй коммутатор, второй регистр сдвига и второй регистр памяти, выход которого является выходом цифрового нерекурсивного фильтра, формирователь импульсов и элемент задержки, вход которого соединен с выходом блока управления, а выход подключен к объединенным управляющим входам первого и второго регистров сдвига, причем второй вход умножителя соединен с выходом первого регистра памяти, управляющий вход которого объединен с входом сброса накапливающего сумматора и соединен с выходом формирователя импульсов, вход которого соединен с первым выходом блока управления, выход накапливающего сумматора соединен с объединенными первыми входами первого коммутатора, второго сумматора и первого сумматора, выход которого соединен с вторыми входами первого и второго коммутаторов, вторые входы первого и второго сумматоров соединены с выходами первого и второго регистров сдвига соответственно, а четвертый выход блока управления соединен с объединенными управляющими входа35 ми второго коммутатора и второго регистра памяти.