Устройство для программного управления

 

Изобретение относится к автоматике и вычислительной технике и. может быть использовано в устройствах управления циклическими процессами по заданной программе . Целью изобретения является повышение достоверности и надежности управления за счет автоматического самоконтроля очередности выдачи сигналов управления по заданной программе. Устройство для программного управления содержит счетчики импульсов 1, 13, два блока памяти 2, 10, регистр 3, дешифраторы 4, 14, мажоритарный элемент 15, RS-триггеры 11, 17, элементы И 18, 19, 20, элементы ИЛИ 16, 7. В устройстве обеспечивается непрерывный автоматический контроль очередности выдаваемых программных сигналов управления . 1 ил. Пуск (Л оо САЭ сд со со со

СОЮЗ СОВЕТСКИХ

СО!!ИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (5g 4 G 05 В 19/ 18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4047924/24-24 (22) 04.04.86 (46) 07.09.87. Бюл. № 33 (72) Л. В. Друзь (53) 621.503.55 (088.8) (56) Авторское свидетельство СССР № 875340, кл. G 05 В 19/18, 1981.

Авторское свидетельство СССР № 1057927, кл. G 05 В 19/18, 1982. (54) УСТРОЙСТВО ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах управления

„„SU„„1335933 А 1 циклическими процессами по заданной программе. Целью изобретения является повышение достоверности и надежности управления за счет автоматического самоконтроля очередности выдачи сигналов управления по заданной программе. Устройство для программного управления содержит счетчики импульсов 1, !3, два блока памяти 2, 10, регистр 3, дешифраторы 4, 4, мажоритарный элемент 15, RS-триггеры 11, 17, элементы И 18, 19, 20, элементы ИЛИ 16, 7. В устройстве обеспечивается непрерывный автоматический контроль очередности выдаваемых программных сигналов управления. 1 ил.!

335933

Изобретение относится к автоматике и вычислительной технике я может быть использовано в устройствах управления циклическими процессами по заданной программе.

Цель изобретения — повышение достоверности и надежности управления за счет автоматического самоконтроля очередности выдачи сигналов управления по заданной программе.

На чертеже приведена блок-схема устройства.

Устройство содержит счетчи 1 импульсов, блок 2 памяти, регистр 3, дешифратор 4, элемент ИЛИ 5„формирователь 6 импульсов, элемент ИЛИ 7, первые выходы 8 устройства, генератор 9 импульсов, блок 10 памяти RS-триггер 11„распределитель 2, состоящий из счетчика 13 импульсов и дешифратора 14, мажоритарный элемент 15, элемент ИЛИ 16, RS-триггер 17, э.цементы

И 18 — 20, вторые выходы 21 устройства.

Устройство работает следующим образом.

В последовательно адресуемых ячейках блока 2 памяти, начиная с нулевого адреса, предварительно записаны коды операций или номера объектов, на которые должны быть выданы соответствующие сигналы управления. Последовательность ячеек, в которые записаны эти коды, определяет заданную последовательность выдачи сигналов управления. По импульсному сигналу «Пуск», который подается на входы элементов ИЛИ 5

16, обнуляется счетчик импульсов l, через элемент ИЛИ 5 — — триггер 11, через элемент ИЛИ 16 — триггер 17. Кроме того, сигнал с выхода элемента ИЛИ 5 подается на вход формирователя 6, на выходе которого формируется импульс чтения и организуется цикл чтения и выдачи одного сигнала управления. Импульс чтения подается на соответствующий вход блока 2 памяти.

По нулевому адресу, задаваемому счетчиком 1, из блока 2 памяти считывается код первого си-нала управления и записывается в регистре 3. Этот код декодируется дешифратором 4, на соответствующем выходе которого формируется требуемый сигнал управления, первый в заданной последовательности сигналов управления, и выдается на объект управления. Однако объект управления указанный сигнал к исполнению не принимает до получения сигнала разрешения, считываемого с выхода элемента М18.

Кроме того, сигналы с выходов дешифратора 4 подаются на группу адресных входов блока 10 памяти.

При наличии сигнала на любом из выходов дешифратора 4 формируется сигнал на выходе элемента ИЛИ 7, который устанавливает в единичное состояние триггер 11.

Триггер 11 включает счетчик 13 распределителя 12, на тактовый вход которого Iloдаются импульсы генератора 9. Состояния счетчика 13 декодируются дешифратором 1- ., 5

1G

5Î

55 который в каждом цикле формирует четыре тактовых управляющих импульса. Импульс с первого выхода дешифратора 14 распределителя 12 подается на вход чтения блока 10 памяти. Блок 10 памяти выполняет функцию контроля выдачи устройством сигналов управления в заданной очередности. Для этого в определенных ячейках блока 10 памяти, число которых равно числу сигналов управления, выдаваемых устройством, записаны заранее логические «1». Адрес каждой такой ячейки состоит из двух частей. Первая часть адреса формируется позиционным кодом дешифратора 4 и соответствует при исправной работе устройства одному текущему сигналу управления. Вторая часть адреса формируется адресным счетчиком 1 Й соответствует адресу текущего сигнала управления в данном цикле. Таким образом, при исправной работе устройства на адресных входах блока 10 памяти будут устанавливаться однозначные адреса ячеек, в которых записаны логические «1». В случае же установки других адресов, т.е. при неисправности устройства, считывание логических «1» из блока 10 не произойдет, В одном цикле работы устройства по адресу, заданному счетчиком 1 и дешифратором 4, из блока 10 памяти импульсом с первого выхода дешифратора 14 считывается единичный сигнал, который устанавливает RS-xpvггер !7 в единичное состояние. RS-триггер 17 подготавливает к открыванию элемент И 18, который открывается импульсом с второго выхода дешифратора 14. Импульс с выхода элемента И 18 подается на объект управления и является сигналом разрешения для приема к исполнению соответствующего сигнала управления с выхода дешифратора 4. Кроме того, импульс с второго выхода дешифратора 14 увеличивает содержимое счетчика 1 на « l », устанавливая на входе блока 2 памяти адрес следующей ячейки. Импульс с третьего выхода дешифратора 14 обнуляет регистр 3, через элемент ИЛИ 16 — RS-триггер 17. Сигнал с четвертого выхода дешифратора 14 подается на первый вход мажоритарного элемента 15, на второй вход которого подаются импульсы с выхода генератора 9. Мажоритарный элемент 15 открывается при совпадении на его входах двух сигналов из трех. При совпадении сигнала с четвертого выхода дешифратора 14 и тактового импульса генератора 9 элемент

15 открывается и импульс с его выхода через элемент ИЛИ 5 обнуляет RS-триггер 11 и отключает распределитель !2.

Цепь обратной связи с выхода элемента 15 на его третий вход обеспечивает полное прохождение тактового импульса через элемент 15 без его срезания после снятия сигнала с четвертого выхода дешифратора 14. Кроме того. импульс с выхода элемента ИЛИ 5 опрашивает элемент

1335933

Формула изобретения ! тов И вЂ” вторыми выходами.

Соста вител ь И. Ш ве и

Редактор В. Данко Техред И. Верес Корректор В. Гирняк

Заказ 3802/41 Тираж 863 Подпис ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская най... 4, 5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

И 20, тем самым проверяется нулевое состояние триггера 17, и параллельно подается на формирователь 6. Формирователь 6 выдает импульс чтения на блок 2 памяти, и происходит следующий цикл работы устройства, аналогичный рассмотренному, и т.д.

После считывания и выдачи последнего сигнала управления в заданной программе в адресном счетчике 1 установлен адрес ячейки блока 2 памяти, содержащей нулевую информацию. Поэтому в последнем цикле работы устройства из блока 2 памяти считывается нулевой код, регистр 3, RS-триггеры 11 и 17 остаются в нулевом состоянии и устройство готово к приему следующей команды «Пуск» для повторного запуска программы управления.

В случае неисправностей блока 2 памяти регистра 3, дешифратора 4, приводящих к нарушению очередности выдачи программных сигналов управления, на адресных входах блока 10 памяти будут устанавливаться адреса ячеек, не содержащих логической «1». В этом случае RS-триггер 17 остается в нулевом состоянии и подготавливает к открыванию элемент И 19. Импульс с второго выхода дешифратора 4 открывает элемент И 19 и выдает сигнал ошибки во внешнее устройство. В случае отказа блока 10 памяти, т.е. при наличии постоянного единичного сигнала на его выходе, или в случае постоянного единичного состояния RS-триггера 17 элемент И 20 подгбтовлен к открыванию. В этом случае во время пуска устройства и перед началом каждого следующего цикла чтения программного сигнала управления с выхода элемента ИЛИ 5 выдается импульс, кдторый через элемент И 20 поступает во внешнее устройство в качестве сигнала ошибки.

Таким образом, в устройстве обеспечивается непрерывный автоматический контроль очередности выдаваемых программных сигналов управЛения, что повышает достоверность выдаваемой информации, надеж1 ность и безопасность управления объектом.

Устройство для программного управления содержащее генератор импульсов, первый и второй счетчики импульсов, первый дешифратор, последовательно соединенные первый

5 !

О

40 блок памяти, регистр, второй дешифратор и первый элемент ИЛИ, выход которого соединен с единичным входом первого RSтриггера, выходы первого счетчика импульсов соединены с адресными входами первого блока памяти, содержащее также первый элемент И, второй элемент ИЛИ и формирователь импульсов, отличаюи4ееся тем, что, с целью повышения достоверности и надежности управления, введены второй блок памяти, второй RS-триггер, второй и третий элементы И, мажоритарный элемент и третий элемент ИЛИ. выход которого подключен к нулевому входу второго RS-триггера, единичный вход которого соединен с выходом второго блока памяти, прямой выход —— с первым входом первого и второго элементов И, а инверсный выход — с первым входом третьего элемента И, второй вход которого соединен с вторым входом первого элемента И, с тактовым входом первого счетчика импульсов и с первым выходом первого дешифратора, входы которого подключены к выходам второго счетчика импульсов, второй выход — к входу второго блока памяти, третий выход — к нулевому входу регистра и к первому входу третьего элемента ИЛИ, четвертый выход первого дешифратора соединен с первым входом мажоритарного элемента, второй вход которого соединен с выходом генератора импульсов и с тактирующим входом второго счетчика импульсов, нулевой вход которого подключен к инверсному выходу первого RSтриггера, нулевой вход которого соединен с выходом второго элемента ИЛИ, с входом формирователя импульсов и с вторым входом второго элемента И, выходы первого счетчика импульсов подключены к первым адресным входам второго блока памяти, вторые адресные входы которого соединены с выходами второго дешифратора, вход

«Пуск» устройства для программного управления соединен с R-входом первого счетчика импульсов, с вторым входом третьего элемента ИЛИ и с первым входом второго элемента ИЛИ, второй вход которого подключен к третьему входу мажоритарного элемента и к его выходу, выходы второго дешифратора являются первыми выходами устройства для программного управления, а выходы первого, второго и третьего элемен