Аналого-цифровой преобразователь

 

Изобретение относится к измерительной технике и предназначено для измерения амплитуд широкополосных динамических сигналов с динамической погрешностью, не превышающей методической погрешности аналого-цифрового преобразователя. Целью изобретения является расширение области применения устройства. В устройство, содержащее аналого-цифровой преобразователь 1, аналоговый сумматор 7, двухполярный цифроаналоговый преобразователь (ЦАП) 8, двоичный сумматор 9, блок 11 управления, введены аналоговый инвертор 5, ЦАП 6 положительного сигнала, блок 10 умножения и двоичный инвертор 12. 2 з.п. ф-лы, 5 ил. (Л со со а to 00 «Ч

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 Н 03 M 1 34

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3943595/24-24 (22) 26.06.85 (46) 07.09.87. Б. В - 33 (7 1) Новосибирский государственный университет им. Ленинского комсомола и Институт теплофизики СО АН СССР (72) В.И.Титков и Е.В.Кожухова (53) 68 1.325 (088.8) (56) Титце У,, Шенк.К. Полупроводниковая схемотехника, — M.: Мир, 1982.

Преобразование информации в аналого-цифровых вычислительных устройствах и системах. /Под ред. Г.М.Петрова. — M. Машиностроение, 1973, с.256-257, рис,100.

„„SU„„1336237 А1 (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к измерительной технике и предназначено для измерения амплитуд широкополосных динамических сигналов с динамической погрешностью, не превышающей методической погрешностй аналого-цифрового преобразователя. Целью изобретения является расширение области применения устройства. В устройство, содержащее аналого-цифровой преобразователь 1, аналоговый сумматор 7, двухполярный цифроаналоговый преобразователь (ЦАП) 8, двоичный сумматор 9, блок 11 управления, введены аналоговый инвертор 5, ЦАП 6 положительного C> сигнала, блок 10 умножения и двоичный инвертор 12. 2 з.п. ф-лы, 5 ил.

1 133

Изобретение относится к измерительной технике и предназначено для измерений амплитуд широкополосных динамических сигналов. с динамической погрешностью, не превышающей методической погрешности аналого-цифрового преобразователя..

Цель изобретения — расширение области применения устройства.

На фиг,1 изображена функциональная схема преобразователя; на фиг.2 схема блока умножения двоичных чисел; на фиг.3 — схема блока управления; на фиг.4 и 5 — временные диаграммы, . поясняющие работу устройства.

Преобразователь содержит К-разрядный параллельный аналого-цифровой преобразователь 1, выполненный на группе 2 компараторов, приоритетном шифраторе 3, и резистивном делителе 4 из 2 резисторов, первый из которых имеет сопротивление R/2, последующие резисторы делителя имеют сопротивление R и последний его резистор имеет сопротивление 3R/2, аналоговый инвертор 5, (М-K+1)-разрядный цифро-аналоговый преобразователь 6 положительного сигнала, аналоговый сумматор 7, N-разрядный цифро-аналоговый преобразователь (ЦАП) 8 двухполярного сигнала, N-разрядный накапливающий двоичный сумматор 9, блок 10 умножения двоичных чисел, блок 11 управления и двоичный инвертор 12.

Блок 10 умножения двоичных чисел выполнен на программируемом запоминающем устройстве 13.

Блок 11 управления выполнен на

ПЗУ 14 емкостью 2 (N-K+8)-разрядных слов, четырехраэрядном двоичном счетчике 15, (N-K+1)-разрядном регистре 16, первом, втором и третьем элементах И 17 — 19, элементе ИЛИ-НЕ

20, D-триггере 21, тактовом генераторе 22 и инверторе 23, На временных диаграммах (фиг.4 и 5) отмечены следующие моменты времени: и t — моменты прихода запускающе0 О го импульса ЕХ С1 12 5 6 и Гг моменты стробирования приоритетного шифратора 3; t,,1г,t,,t u t — моменты стробирования накапливающего сумматора 9; t." — моменты установки в нуль накапливающего сумматора 9 и — момент окончания цикла одноразо3 вого измерения. На диаграммах фиг.4 также показаны следующие интервалы времени на сигналы; t — время преоб6237 2 разования в режиме одноразового измерения; t„ — время цикла одноразового измерения; t„ — время выхода на следующий режим; t — время такта в следящем режиме; TG — сигнал на инверсном выходе триггера 21; С вЂ” выходной сигнал тактового генератора 22; Q (t) и P (t) — коды на входах Q u P соответственно блока l1 управления;

-Q,, — двоичные сигналы на соответствующих выходах Я,-Q u блока управления, причем Q — управляющий сигнал на входе приоритетного шифратора 3, Q и Q — сигналы соответственно стробирования и установки нуля накапливающего сумматора, Ч, — выходной сигнал готовности данных, а Q—

-Q,8 — двоичный (N-K+1)-разрядный код F(t) на входах блоков 6 и 10.

Временные диаграммы фиг,5 иллюстрируют процессы измерения входного сигнала U „(t) десятиразрядным устройством, содержащим шестираэрядный параллельный аналого-цифровой преобразователь

1. На этих диаграммах показаны следующие сигналы: +U — амплитудный диапазон измеряемых сигналов U„(t);

-U „ (t) . — выходной сигнал блока 5;

+U оп (t) — выходной сигнал блока бе

НАп

НцА„(t) — выходной сигнал блока 8;

U (t) — выходной сигнал блока 7; — U< — опорные напряжения на первых входах соответственно 1-го,..., 35 63-ro компараторов группы 2 в моменты и t< U è U „„- опорные г напряжения, удовлетворяющие в моменты t u t условию U „ ñ U >(t) < U на первых входах соответственно L-ro

40 и (Е+1 ro компараторов группы 2 ° где L=1,2, ° ..,62.

Преобразователь работает следующим образом.

Измеряемый сигнал U(t) и выходной сигнал Uö,„„„ „(t) двухполярного ЦАП 8, являющийся аналоговым эквивалентом выходного кода S(t) накапливающего сумматора 9, поступают на входы анало ового сумматора 7, на выходе кото50 рого образуется разностный сигнал

U>(t), равный U „(t) — U „А„() . Сигнал

- U>(t) преобразуется параллельным аналого-цифровым преобразователем в

К-разрядный двоичный код X(t). Схема построена таким образом, что средняя

55 точка резистивного делителя 4 занулена, а на его входы подаются одинаковые по величине, но разнополярные опорные напряжения с выходов аналого20

3 133623 вого инвертора 5 и ЦАП 6 положительного сигнала, который управляется выходным кодом F(t) блока управления, Это обеспечивает измерение двухполяр 5 ных разностных сигналов U (t) позволяет представить результат измерения

X(t) в виде двоичного числа со знаком в старшем разряде, инвертирование которого посредством инвертора 12 обеспечивает представления положительных сигналов V (t)> 0 в виде двоичных прямых кодов, а отрицательных сигналов U>(t) c 0 в виде двоичных дополнительных кодов, что позволяет 15 операции суммирования и вычитания выполнить посредством только суммирования двоичных чисел, а также обеспечивает перестраивание амплитудного ди- . апазона разностных сигналов, что является"важным в случае необходимости изменить такой параметр устройства, как допустимая скорость изменения входного сигнала, так как именно амплитудный диапазон параллельного аналого-цифрового преобразователя ограничивает эту скорость (в случае, когда приращение измеряемого сигнала

V„(t) за такт преобразования превышает амплитудный .диапазон параллельного аналого-цифрового преобразователя 1, возникает неконтролируемая динамическая погрешность). Очевидно, что изменение опорного напряжения параллельного аналого-цифрового преоб35 разователя 1 приводит к изменению кванта (t) шкалы опорных напряжений, так как д(t) =2U (t) /2 .

В N-разрядном устройстве величина кванта do> младшего разряда ЦАЛ 6 40 равна D»=2UÄ2 /2, что определяет минимальное опорное напряжение Кразрядного параллельного аналогоцифрового преобразователя 1, при котором квант шкалы опорных напряже- 45 ний имеет также минимальное значение и равен величине 1 2U /2, что соотМ ветствует весу д„ рмладшего разряда как накапливающего сумматора 9, так и весу младшего разряда приоритетного шифратора 3. В общем случае величина опорных напряжений определяется кодом F(t) (устанавливаемым на входах

ЦАП 6 в соответствии с входным кодом P(t) блока управления) и равна при этом l+ U oo(t) =Ь „ Р(1), а квант шкалы опорных напряжений соответственно равен 8(t)=4„, F(t), т.е. в мьр

F(t) раз больше кванта младшего раз7

4 ряда приоритетного шифратора 3, так как независимо от величины опорных напряжений и соответственно разрешающей способности устройства используется один приоритетный шифратор.

Следовательно, выходной код X(t) является двоичным эквивалентом величины UZ(t)/F(t), и для приведения кода X(t) в соответствие с измеренной величиной V (t) необходимо умножить код X(t) на код F(t), что осуществляется блоком 10 умножения, На одни входы блока 10 умножения поступает код X(t) двоичного числа со знаком, а на другие его входы поступает код F(t) с выходов блока управления.

Для осуществления умножения кодов с минимальной задержкой (не более десятков наносекунд) при малых аппаратурных затратах блок 10 умножения выполнен на программируемом запоминающем устройстве (ПЗУ). Для организации такого табличного способа умножения составляется таблица результатов от перемножения всех возможных в Кразрядном двоичном коде чисел со знаком (т.е. чисел О, + 1, — 1 (+2

-1), -2 ) на возможные в (N-К+1)— разрядном двоичном коде числа 1,2, М-К ...,2 . Эта таблица заносится в

ПЗУ и запрограммированное таким образом ПЗУ включается в устройство как блок умножения. Выходной код Z(t) блока умножения равен произведению двух двоичных чисел, поступающих на

его Ii, HMeHHo Z(t)=X(t) F(t) и соответствует измеренной разностной величине U (t). Этот код суммируется с содержимым накапливающего сумматора и результат S(t ), равный

S(t)+Z(t) (N-разрядное двоичное число со знаком), заносится в накапливающий сумматор по импульсу блока управления. Далее код S(t ) поступает на входы двухполярного ЦАП 8, способном отрабатывать такие двоичные числа со знаком, и в соответствии с кодом S(t ) выходной сигнал U д„(t ) устанавливается равным сигналу U „(t)< Е(с), где 0 E(t) (д(с) /2, т.е. величина остатка от преобразования не превышает половины кванта щкалы опорных напряжений. Разностный сигнал при этом равен U>(t)=U „(t ) -U „(г)+

+Е() . Таким выполнением резистивного делителя 4, когда его первый резистор имеет сопротивление R/2, а последний — ЗК/2, обеспечивается нахожде5 133 ние средней точки делителя в средней точке (2 +1)-ro резистора, включенного между первыми входами 2 -ro

cK%1 и (2 +1)-ro компараторов группы 2, и таким образом достигается сдвиг относительно нуля всех положительных эквидистантных опорных напряжений компараторов на полкванта 8(t) шкалы опорных напряжений вверх, а всех отрицательных эквидистантных опорных напряжений — на полкванта a(t) вниз.

Это позволяет свести методическую погрешность преобразования к величине не более -a(t)/2 и таким образом выравнять величины диапазонов положительных и отрицательных приращений измеряемого сигнала за такт преобразования, т,е. позволяет обеспечить одинаковые величины допустимой (как положительной, так и отрицательной) скорости измеряемого сигнала °

Таким образом, как в следящем режиме, так и в режиме одноразового измерения в схеме легко достигается как измерение сигналов, имеющих знакопеременную скорость изменения, так и перестраивания таких параметров устройства, как его разрешающая способность и допустимая скорость изменения измеряемых сигналов, так как процесс уравновешивания сводится к простому суммированию выходного кода блока умножения с кодом накапливающего сумматора, в соответствии с выходным кодом которого устанавливается компенсирующее напряжение двухполярного ЦАП.

Так, например, временные диаграммы фиг.4 и 5 иллюстрируют работу

10-разрядного устройства, содержащего шестиразрядный параллельный аналого-цифровой преобразователь 1, пятиразрядный ЦАП 6 и 10-разрядный двухполярный ЦАП 8, и соответственно имеющего шестнадцать программно-перестраиваемых диапазонов опорных напряжений блока 1, которые задаются че1тырехразрядным двоичным кодом P(t), и два режима — следящий и одноразового измерения, который задается одноразрядным двоичным кодом Q(t) на входах блока 11 управления.

Как показано на временных диаграммах, устройство имеет следующее исходное состояние. Накапливающий сумматор обнулен, т.е. код S(t,)=0 и соответственно сигнал V,д„„„(t) также оавен нулю. На входах блоков 6

6237 6 и 10 установлен код F(t,)=16, соответственно опорные напряжения равны

+U (t,)= U„ амплитудному диапазону входных сигналов U,(t), и при этом адресуется та часть таблицы ПЗУ, где хранятся произведения двоичных чисел (О, +1,-1...,,+31,-32) 16. А разноcTHbIA cH H U (t) равен соответст7 венно сигналу U„(), На интервале приведены диаграммы для режима одноразового измерения. Так, в момент, приходит запускающий импульс ЕХ, по которому запоминаются

15 значения входных кодов P(t )=4 и о

Q(t )=1, установленных к этому момен.ту на входах блока управления, и блок управления начинает .выработку управляющей последовательности для режима одноразового измерения. В момент t по импульсу Я входной унитарный код компараторов 2, являющийся кодом зоны Ut « U„(t,) с U„„, запоминается в приоритетном шифраторе и преобразуется им в двоичный код

X(t„), который поступает на адресные входы младших разрядов ПЗУ, таким образом адресуется ячейка с содержимым Z(t„)=X(t ) 16. Выходной код

Z(t„) блока умножения суммируется с содержимым накапливающего сумматора

S(t)=0 и результат S(t„)=Z(t,) заносится в накапливающий сумматор в момент t по импульсу Q . В соответ1

1 б ствии с кодом S(t,) выходной сигнал

U<„ (t) устанавливается к моменту С на уровне середины зоны П,«U„(t„)

cU +„ и равен при этом U („)tE(t.), где Г <(t„)(U/64, а разностный сиг40 нал к этому моменту равен V (t )=

=(0 х(г., )- Ux(t„)j E(t„), B MQMeHT блок .управления также устанавливает код F(t „) равным коду P(t,)=4. Таким образом, к моменту t опорные напряжения устанавливаются равными

+U,.(t. )= U„/4, и допустимая скорость изменения входного сигнала для данной программы P(t,) равна +(U„/4-U /64) /

/t,.

В момент t> выходной унитарный код

50 компараторов 2 запоминается в приоритетном шифраторе 3 по импульсу Q < и преобразуется в двоичный код X(t ) который поступает на адресные входы младших разрядов ПЗУ, на адресных входах старших разрядов которого установлен код F(t„ )=4, адресующий часть таблицы произведений (О, +1, -1,..., +31, -32) 4. Таким образом, 7 133623 адресуется ячейка с содержимым Z(t2)=

=X(t,.) 4, соответствующим величине

U>(t>). Код Z(tI) суммируется с содержимым накапливающего сумматора ив

I 5 момент t по импульсу Я результат

S(t2)=S(t„)+Z(t2) заносится в накапливающий сумматор. Этот код S(t ) является двоичным эквивалентом сиг1 нала Ux (t ) +- е (t2), где 0 Lf(t2) (10

/256. В момент tI блок управления так же вырабатывает импульс Q, на шине готовности данных, по которому результат S(t ) измерения снимается с выходных шин устройства, а в момент 15

t импульсом Q накапливающий сумма2 1 (f тор обнуляется в код F(t ) принимает

2 значение, соответствующее исходному состоянию. К моменту t. устройство устанавливается в исходное состояние. 2п

Время йреобразования в режиме одноразового измерения равно времени t 2- t а время цикла измерения — времени

t — t . С приходом следующего запус3 0 кающего импульса в устройстве может 25 быть приведено измерение по любой из шестнадцати программ в любом из двух режимов, коды которых установлены на входах блока управления к этому моменту. 30

Так, интервал t1 — t, на временных диаграммах соответствует состоянию устройства в следящем режиме измерения, в котором можно выделить переходной режим, когда устройсTBo входит в захват сигнала И (й) и еще не

Х следит за ним с заданной точностью, и основной режим слежения. Время переходного режима в устройстве равно времени одного такта С вЂ”, и работа 4р в этом такте ничем не отлйчается от работы устройства в такте описанной вьппе. Соответственно, к моменту t g ВыхОДной сигнал U g(tg ) раВен сигналУ U„(t )+ y(t ), гце 0(E(t ) (45 (П /64, а разностный сигнал U>(t) равен Г(((- )-П„(С )) E(t<), На входах блоков 10 и 6 установлен код F(t<) равный P(t, )/2, соответственно к моменту Опорные напряжения равны

+V,„ (tI)=Ш /8, а допустимая скорость измерения сигнала в этом такте равна (П /8-U„/64)/(t -t ). В момент t выходной код комйараторов 2 по импульсу Q запоминается в приоритетном. шифраторе 3 и преобразуется им в двоичный код X(t <), который поступает на входы блока умножения. Выходной код Z(tz) блока умножения, равный

7 8

2 X(t<), соответствует величине () () ° Код Z(t ) суммируется с содержимым накапливающего сумматора и в момент по импульсу 0 результат S(t )=S(t ) +Z(t<) заносится В накапливающий сумматор, в соответстВиис к ОДОМ Я(t 5)сигналU(t) к моменту tI, устанавливается равным сигналу П () Е (t<), где 0 (8(Q) (cU /512, а разностный сигнал к этому моменту pGBPH U -(tI,) =U„(tI)-U (t )+

+Е(й ) . При этом допустимая скорость измейения сигнала U„(t) в этом и последующих тактах слежения равна величине +(U /8-U /512) /t, Устройство находится в таком режиме слежения независимо от запускающих импульсов до тех пор, пока не произойдет переключение кода режима Q(t) на входе блока управления.

Блок 11 управления работает следующим образом.

В исходном состоянии триггер 21 находится в единичном, а счетчик 15 в нулевом состоянии. Сигнал TG запрещает выходные импульсы G тактового генератора 22, а нулевые сигналы счетчика 15,поступают на адресные входы младших разрядов А — Аз схемы

14 ПЗУ, в результате чего выходные сигналы ПЗУ Q„ — Q „, . срответствуют содержимому ячейки с адресом кратным шестнадцати, т,е. с адресами О, 16, 32, ...,(2 " -16) . В указанных ячейках ПЗУ схемы 14 содержимое.со.— ответствует значениям управляющих сигналов для исходного состояния устройства (фиг.5) ° В момент t,(t,) на

С-вход триггера 21 поступает запусФ кающий импульс ЕХ, который устанавливает триггер в нулевое состояние, при этом единичный сигнал TG проходит через схему И 17, разрешенную единичным сигналом Q„ 14, и поступает на С-вход регистра 16, в результате чего входные коды P(to) и Q(to) заносятся в регистр. Коды Р(t o) и

Q(t,) поступают,с выходов регистра на адресные входы старших разрядов схемы 14. Таким образом, адресуется та ячейка ПЗУ, которая является начальной ячейкой, заданной кодами

P.(t ) и Q(t,) соответственно программы и режима работы. Под каждую из возможных в устройстве программ работы отведено по шестнадцать (N-К+8)разрядных слов, начальные адреса этих групп по шестнадцать ячеек сле9 133623

16 2 (нк программ следящего режима и 2 "4 (2ч-к à +16) (2и- +к 16) для про грамм одноразового режима измерения. ()

Таким образом, в ПЗУ схемы 14 хранят- ся значения управляющих последоваЯ-K+ 1 тельностей для 2 -ти программ работы.

Единичный сигнал TG так же разрешает прохождение импульсов G на вход

"+1" счетчика 15, выходные сигналы которого поступают на младшие адресные входы А - А схемы 14, в резуль- 1Б тате чего содержимое ПЗУ последовательно выбирается на выходы Q

Я„,, и, таким образом, вырабатывается последовательность управляющих сигналов в соответствии с заданной 20 кодами Р(о) и Q(to) программы и режима работы. В режиме одноразового измерения в момент t выбора ячейки

ПЗУ с адресом смещенным на 10 относительно начального адреса программы, 25 вырабатывается импульс Я, который проходит через схему ИЛИ-HE 20 и устанавливает триггер 21 и счетчик

15 в исходное состояние, в результате чего режим измерения завершается. 30

В следящем режиме при выборе содержимого ячейки с адресом, смещенным на

9 относительно начального адреса программы Р(t-a) вырабатывается импульс который поступает на входы схем

18 и 19, которые по вторым входам управляются прямым и инверсным битом

Q(t). В зависимости от значения Q(t) происходит выполнение еще одного такта t. или следящий режим завершается. 40

Так, если Q(t)=O в момент t выработки импульса Я, т,е. подтверждается продолжение следящего режима, то импульс Q> проходит через схему 19 на вход стробирования счетчика 15, и в 45 счетчик заносится двоичное число 5 с его П-входов. Таким образом, на адресных входах схемы 14 устанавливается адрес, соответствующий началу управляющей последовательности такта соответственно еще раз выполняется такт слежения. Если же к моменту выработки импульса Q состояние кода

Q(t) изменилось и стало единичным, то импульс Q< проходит через схемы

19 и 20 и устанавливает триггер 21 и счетчик 15 в исходное состояние, в результате чего следящий режим завершается, и устройство находится в исI0 ходном состоянии до следующего запускающего импульса.

Как показано вьппе, в предлагаемом преобразователе возможны два режима следящий и одноразового измерения, причем время выхода на следящий режим не зависит от входного сигнала и всегда равно времени одного такта в отличие от известной схемы, которая имеет переменное время выхода на следящий режим, равное в худшем случае величине 2 " " периодов тактовой частоты. Более того, в отличие от известного устройства в каждом иэ двух режимов обеспечено по 2" программно-перестраиваемых диапазонов допустимых приращений измеряемого сигнала за такт, что эквивалентно

К K+<

2 устройствам с различными допустимой скоростью изменения измеряемого сигнала и разрешающей способностью: Таким образом, предлагаемый преобразователь в отличие от известного в одном устройстве обеспечивает высокую разрешающую способность 2U„/

/2 при измерении сигналов, скорость изменения которых не превьппает величины l 2V 2 " /2 /tÄ, а в верхнем предельном случае позволяет измерять высокочастотные сигналы параллельным

К-разрядным аналого-цифровым преобразователем как в следящем режиме, так и в режиме одноразового измерения. Это существенно расширяет область применения предлагаемого устройства в сравнении с известным.

Формула изобретения

1. Аналого-цифровой преобразователь, содержащий К-разрядный параллельный аналого-цифровой преобразователь, выполненный на группе компараторов, приоритетном шифраторе и резистивном делителе, выходы которого соединены соответственно с первыми входами компараторов группы, вторые входы которых объединены и подключены к выходу аналогового сумматора, а выходы соединены соответственно с информационными входами приоритетного шифратора, стробирующий вход которого подключен к первому выходу блока управления, выходы N-разрядно\

ro накапливающего двоичного сумматора подключены соответственно к входам двухполярного цифроаналогового преобразователя и являются выходными

37

11 13362 шинами, а выход двухполярного цифроаналогового преобразователя соединен с первым входом аналогового сумматора, второй вход которого является () входной шиной, о т л и ч а ю щ и и - с я тем, что, с целью расширения области применения, в него введены аналоговый инвертор (N-K+1)-разрядный цифроаналоговый преобразователь по- 1р ложительного сигнала, двоичный инвертор и блок умножения двоичных чисел, при этом первый вход резистивного делителя подключен к выходу аналогового сумматора, вход которого объединен 15 с вторым входом резистивного делителя и подключен к выходу(N-К+1)-разрядного цифроаналогового преобразователя положительного сигнала, входы которого объединены соответственно с входа- 20 ми множителя блока умножения двоичных чисел и подключены соответственно к вторым выходам блока управления, третий и четвертый выходы которого соединены соответственно со стробирую- 25 щим входом и входом установки в "0"

N-разрядного накапливающего двоичного сумматора, входы которого подключены соответственно к выходам блока умножения двоичных чисел, информационные 3р входы множимого которого соединены с выходами К-1 младших разрядов приоритетного шифратора, а вход знака множимого подключен к выходу двоичного инвертора, вход которого соединен с выходом старшего разряда приоритетного шифратора, причем пятый выход, первый, второй и третий входы блока управления являются соответственно шинами готовности данных Пуск, ко- 4р да режима и кода программы работы устройства, средний вывод резистивного делителя является шиной нулевого потенциала.

2. Преобразователь по п.1, о т— л и ч а ю шийся тем, что, с целью уменьшения времени преобразования за счет уменьшения времени умножения, блок умножения двоичных чисел выполнен на программируемом постоянном запоминающем устройстве емкостью

2 " N-разрядных слов, адресные входы которого являются соответственно входами множителя, множимого и знака множимого блока умножения двоичных чисел, выходами которого являются соответственно выходы программируемого постоянного запоминающего устройства.

3. Преобразователь по п.1, о т л и ч а ю шийся тем, что блок управления выполнен на постоянном запоминающем устройстве, счетчике импульсов, регистре, первом, втором и третьем элементах И, элементе ИЛИ-НЕ, D-триггере, тактовом генераторе и инверторе, вход которого объединен с первым входом третьего элемента И, информационным входом старшего регистра и является вторым входом блока управления, третьими входами которого являются соответственно информационные входы младших разрядов регистра, вход записи которого соединен с выходом первого элемента И, а выходы подключены соответственно к первым адресным входам постоянного запоминающего устройства, вторые адресные входы которого соединены соответственно с выходами разрядов счетчика импульсов, входы первого и третьего разрядов которого объединены и являются шиной логической единицы, входы второго и четвертого разрядов объединены с D-входом Э-триггера и являются шиной логического нуля, а вход сложения соединен с выходом тактового генератора, управляющий вход которого объединен с первйм входом первого элемента И и подключен к инверсному выходу D-триггера, вход установки в " 1" которого объединен. с входом установки в "0" счетчика импульсов и соединен с выходом элемента ИЛИ-НЕ, первый вход которого подключен к первому выходу постоянного запоминающего устройства, а второй вход соединен с выходом третьего элемента И, второй вход. которого объединен с первым входом второго элемента И и подключен к второму выходу постоянного запоминающего устройства, третий выход которого соединен с вторым входом первого элемента И, а четвертый, пятый, шестой, седьмой и восьмой выходы являются соответственно первым, третьим, четвертым, пятым и вторыми вь1ходами блока управления, первым входом которого eT 0- xo D-триггера, а вход предварительной установки счетчика импульсов соединен с выходом второго элемента И, второй вход которого подключен к выходу инвертора.

1336?37

Фий. 8

tyt) Cg Cz tz fz tg Ьй» С4 t5 fg 4 Сю йч

ЕХ

Ъ

Ор

%- - t

Рг

Pg

Р, я

Ф

Pg

Qr ав

eÄ

Яи

Ь-нд (Риг Ф

1336237

Составитель Ю.Спиридонов

Техред И.Попович Корректор С.meKMap

Редактор Е.Папп

Заказ,4055/56 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4