Многоканальный аналого-цифровой преобразователь

 

Изобретение относится к автоматике и измерительной технике и может быть использовано в системах управления для параллельного квантования со средней частотой большого числа аналоговых сигналов и для квантования с высокой частотой одиночных аналоговых сигналов. Цель изобретения - расширение, области применения за счет увеличения динамического диапазона преобразования. Цикл преобразования аналого-цифрового преобразователя наСО ОО со о

СОЮЗ СОВЕ1СНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (и 4 Н 03 M 1/34

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4024332/24-24 (22) 06.01.86 (46) 23.09.87. Бюл. - 35 (7.1) Новосибирский государственный университет им. Ленинского комсомола (72) Е.В.Кожухова (53) 681.325(088.8) (56) Балакай В.Г. и др. Интегральные схемы АЦП и ЦАП. М.: Энергия, 1978, с. 246 †2.

Гнатек Ю.P. Справочник по цифроаналоговым и аналого-цифровым преобразователям. М., 1982, с. 425, рис. 5-93.

„, SU 1339890 (54) МНОГОКАНАЧЬНЫИ АНАЛОГО-ЦИФРОВОИ

ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к автоматике и измерительной технике и может быть использовано в системах управления для параллельного квантования со средней частотой большого числа аналоговых сигналов и для квантования с высокой частотой одиночных аналоговых сигналов. Цель изобретения расширение, области применения за счет увеличения динамического диапазона преобразования. Цикл преобразования аналого-цифрового преобразователя на13 39890 чинается по внешнему запускающему импульсу, поступающему на вход блока 15 управления, на выходах которого в зависимости от значения кода режима вырабатывается последовательность управляющих еигнапов, соответствующих многоканальному илй одноканальному преобразованию. В многоканальном режиме на вход суммирования счетчика 8 поступают импульсы переноса со счетчика 7, по которым предыдущее содержимое счетчика 8 запоминается в регистре 9 на время такта. Выходной код счетчика 8 управляет цифроаналоговым преобразователем 10, напряжение с которого поступает через делитель 2 на первые входы блока 1 компараторов для сравнения с входными сигналами. Причем в этом режиме генераторы 13, 14 стабильного тока отключены от входа

Изобретение относится к области автоматики и измерительной техники и может быть использовано в "системах управления для параллельного квантования со средней частотой большого

5 числа аналоговых сигналов и для квантования с высокой частотой одиночных аналоговых сигналов.

Целью изобретения является расширение области применения за счет увеличения динамического диапазона преобразования.

На фиг.1 и 2 изображены структурные электрические схемы устройства и

его блока управления соответственно, на фиг.3 и 4 — временные диаграммы, поясняющие работу устройства в многоканальном и одноканальном режимах соответственно.

Многоканальный аналого-цифровой преобразователь (АЦП) содержит (фиг.1) блок компараторов 1.0-1.M-1, делитель 2 напряжения, регистры 3 и 4 на

М разрядов, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5.0-5.M-1, мультиплексор 6, двоичные счетчики 7 и 8 (К- и Р-разрядные), регистр 9 на Р разрядов, цифроаналоговый преобразователь (ЦАП) 0

10, токовые ключи 11 и 12, генератоделителя 2 с помощью токовых ключей

11, 12. Результаты сравнения поступают на входы синхронного формирователя импульсов, состоящего из регистров

3, 4 и блока 5 элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ. Циклический опрос в каждом такте состояний блока 5 осуществляется с помощью мультиплексора 6 и счетчика 7.

В режиме одноканального преобразования аналого-цифровой преобразователь работает по типу последовательно-параллельного преобразователя сигнала, поступающего на входы всех компараторов блока 1. При этом с помощью блока 15 управления и токовых ключей

11, 12 осуществляется поочередное подключение к делителю 2 генераторов 13, 14, что соответствует формированию "грубой" и "точной" шкал преобразователя. 1 з.п. ф-лы, 4 ил.

2 ры 13 и 14 стабильного тока и блок

15 управления.

Блок 15 управления (фиг.2) содержит триггеры 16 и 17, элементы И 1820, элемент И-НЕ 21, мультиплексоры

22-26, счетчик 27 по модулю три, элемент НЕ 28, элементы И 29 и 30, элемент НЕ 31, счетный триггер 32, тактовый генератор 33, элемент И 34, элемент И-HE 35, элемент И 36, Dтриггер 37 и элемент ИСКЛЮЧАЮЩЕЕ (ИЛИ 38.

На временных диаграммах фиг.3 и 4 отмечены моменты t выработки передf него фронта импульсов переноса

"«2 -1" счетчика 7, а также показаны длительность одного такта, величина U амплитудного диапазона и входных сигналов ЦАП 10, величина U амплитудного диапазона входных сигналов, выходной сигнал U ЦАП 10, величина напряжения U на втором входе делителя 2, сигнал С на прямом выходе тактового генератора 33 и сигналы

1 — 1 и 0 — 0 на первом — пятом вхо" дах и на первом — десятом выходах блока 15 управления соответственно.

Кроме того, показаны сигналы U -U и сигнал U> на вторых входах блока компараторов 1.0 — 1.7 соответственно на разом

13 фиг.3 и 4 (одноканальный режим рабо— ть, 8 †канально 4-разрядного вариан— та устройства).

Устройство работает следующим обЦикл преобразования сигналов инициируется внещним запускающим импульсом I который поступает на первый вход блока 15 управления (фиг.2). В зависимости от значения кода режима на выходах блока управления вырабатывается последовательность управляющих сигналов, соответствующая многоканальному режиму (фиг.3) или режиму одноканального устройства (фиг.4).

Так, в многоканальном режиме на вход суммирования счетчика 8 и вход синхронизации регистра 9 поступают импульсы переноса счетчика 7, по которым в MQMeHTbt t; предыдущее содержимое счетчика 8 запоминается в регистре 9 на время такта t а содержимое счетчика 8 увеличивается на единицу.

Выходной код счетчика 8 управляет

ЦАП 10, который в этом случае выраба— тывает ступенчато нарастающее нар пряжение с квантом U /2 . Это напряжение поступает на первый вход делителя 2 из М одинаковых резисторов сопротивлением R, а с его выходов на первые входы блока компараторов

1.0-1.М-1. Так как в этом режиме генераторы 13 и 14 стабильного тока отключены от второго входа делителя 2, то на первые входы компараторов 1.01.М-1 поступают одинаковые сигналы, равные U>(t;), в многоканальном режиме эталойный сигнал U (t, ) одновре— менно сравнивается со всеми измеряемыми сигналами U,(;) — П,(t ), поступающими на вторые входы компараторов 1.0-1.М-1. Результаты этих сравнений поступают с выходов компараторов на входы M-канального синхронного формирователя импульсов длительностью состоящего из соединенных последовательно регистров 3 и 4 и блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5.0-5.М-1, соединенных первыми ивторыми входами с выходами регистров 3 и 4, подключенных входами синхронизации и установки нуля к выходу переноса ">2 -1" г счетчика 7 и к третьему выходу блока

15 управления. Такая схема обеспечивает формирование только одного импульса по каждому из каналов за все время цикла преобразования на интервале t;,, -t, в случае, если на интер39890 вале t; — t;, сигнал U (t ) превысил измеряемое на р в этом канале и соответственно компаратор этогo канала изменил на интервале .5. свое нулевое состояние на епиничное, т.е. обеспечивает формирование импульса на выходе элемента ИСКЛ1ОЧАЮЩЕЕ

ИЛИ 5.1 на интервале t,, t;, в тече;0 ние которого в регистре 9 хранится

P-разрядный цифровой эквивалент входного сигнала U (t). Это позволяет совместить время установления сигнала

U (t; ) в следующее состояние с време15 нем анализа результатов сравнения его предыдущего состояния с измеряемыми сигналами и формирования сигналов го— товности результатов путем циклического опроса в каждом такте

20 состояний блока элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ 5.0-5.M-1 с помощью двоичного мультиплексора б и счетчика 7. В каждом такте преобразования счетчик 7 формирует двоичную последовательность к

25 номеров каналов от нуля до М-1 = 2 -1 на адресных входах мультиплексора б и выходные сигналы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ поочередно подключаются к пятому входу блока 15 управления, ко30 торый в случае единичного сигнала на выходе мультиплексора 6 формирует сигнал готовности результата на своем девятом выходе. По этому сигналу готовности с выходов регистра 9 считы35 P — разрядный двоичный эквивалент измеряемого сигнала U (t ), а с выходов счетчика 7 — двоичный номер

1 его канала. Таким образом, такая схема обеспечивает формирование пос4О ледовательности P-разрядных цифровых эквивалентов всех измеряемых сигналов

V.(t,)-U,„ (г. ) и двоичных номеров их каналов на выходе соответственно регистра 9 и счетчика 7 за время од45 ного цикла преобразования 2 t метоР дом последовательного счета приращений с уплотнением цифровых результатов.

АЦП переводится в режим однока50 нального 2К-разрядного последовательно-параллельного преобразования путем простого изменения одноразрядного кода режима I на втором входе блока 15 управления. При работе устройства в

55 одноканальном режиме в каждом цикле преобразования входногс сигнала П» блок управления вырабатывает последовательность управляющих сигналов (фиг.4). В этом режиме работы в ис1339890 ходном состоянии, т.е. до прихода за— пускающего импульса l к второму входу делителя 2 из М одинаковых резис— торов сопротивлением R подключен ге5 нератор 13 стабильного тока А, а выходной сигнал U (t ) равен нулю в соответствии с нулевым содержимым счетчиком 8, что обеспечивает формирование на выходах делителя 2 "грубой" шкалы опорных эквидистантных напрях<ек ний с квантом U /2 = А R в диапазоне от нуля до U„. Таким образом, в исходном состоянии производится сравнение входного сигнала U к с опорными !5 к к напряжениями U /2 -U М/2, поступающими на первые входы компараторов

1.0-1.M-1 с выходов делителя 2. Этот результат сравнения поступает на входы регистра 3, который в этом режиме 20 совместно с регистром 4, блоком элементов ИСКЛЮЧА10ЩЕЕ ИЛИ 5.0-5.M-1, мультиплексором 6 и счетчиком 7 выполняет функцию последовательного приоритетного шифратора М-разрядного унитарного кода компараторов 1.01.М- 1 в двоичный К-разрядный код счетчика 7. С приходом запускающего импульса в момент t,в регистр 3 заносится М-разрядный код компараторов — результат 30 сравнения сигнала U „(t,), равного

Б (1+ 1)/2 Пк(,) "U (1+ 2)/2, с опорными напряжениями U /2 -U M/2, где 1 — наивысший из номеров компараTQpoB 1, 0 1 ° 1 QIIQI>H61e напряжения ко— торых меньше величины U„(t,). В этот же момент t, предыдущее нулевое содержимое регистра 3 переписывается в регистр 4 и соответственно выходные сигналы элементов ИСКЛЮЧА10ЩЕЕ ИЛИ 4р

5.0-5.1 остаются в исходном, нулевом состоянии, а выходные сигналы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5.1+ 5-М-1 устанавливаются в единичное состояние на время такта t„ — t,. Ha интервале t, -tp 45 счетчик 7 формирует на адресных входах мультиплексора 6 двоичную последовательность чисел от нуля до М 1 — 2 — 1 и выходные сигналы элементов

ИСКЛЮЧА10ЩЕЕ ИЛИ 5.0-5.М-1 поочередно подключаются к пятому входу блока управления, который вырабатывает на своем седьмом выходе сигнал Ог разрешения предустановки счетчика 8 от момента <. до момента появления единич- 55 ного сигнала на выходе мультиплексора 6. Соответственно в счетчик 8 по входам предустановки его старших разрядов заносится последовательность двоичных чисел от нуля до !+1 с выхо— дов счетчика 7. Таким образом, в схеме обеспечивается преобразование Mразрядного унитарного эквивалента опорного напряжения U (1+1) /2" в двоичный код счетчика 7 и занесения его в счетчик 8. В соответствии с содержимым счетчика 8 выходной сигнал ЦАП

10 устанавливается к моменту t рав— к г ным U (1+1) /2 . А поскольку в момент посредством изменения сигналов 0 и 0 на входах управления ключей 11 и 12 генератор 13 стабильного тока А< отключился, а генератор 14 стабильного тока А подключился к второму входу делителя 2, то на первых входах компараторов 1.0-1.M-1 к моменту t г устанавливается шкала точных" опорных напряжений с квантом U /2 = А R к г в диапазоне от U (1+1)/2 до <> (1+2)/ к

>Ы

/2 . В момент t результат сравнения сигнала U„(t ) со шкалой точных" опорных напряжений заносится в регистр

3, а результат первого такта преобразования переписывается с выходов счетчика 8 в регистр 9 и счетчик 8,обнуляется по входу установки нуля. Так же, в момент t генератор 13 стабильного тока А, подключается, а генератор стабильного тока A отключается г от второго входа делителя 2, что обеспечивает установление к моменту

3 исходной, "грубой" шкалы эквидистантных опорных напряжений на первых входах компараторов 1.0-1.M — 1. На интервале t — t происходит преобразование

М-разрядного унитарного кода компараторов в двоичный К-разрядный код счетчика 7 аналогично преобразованию на интервале t, -t, за тем исключением, что сигнал О, разрешения предустановки счетчика 8 не вырабатывается, а вырабатывается сигнал 0 готовности результата на девятом выходе блока управления в тот момент, когда содержимое счетчика 7 соответствует К млад— шим разрядам цифрового эквивалента сигнала П „(t ) . По сигналу готовности старшие разряды результата считываются с выходов регистра 9, а младшие его разряды — с выходов счетчика 7.

Таким образом, в одноканальном режиме работы обеспечивается формирование

2К вЂ” разрядного двоияного экви— валента сигнала 0„ It, ) последо— вательно-параллельным методом за в рем я цикла, не прев ышающее

3,.

) 311H 10

Регулярная структура АЦП позволяет практически полностью совместить эл»менты многоканального устройства последовательного счета приращений с уплотнением цифровых результатов и одноканального устройства последовательно-параллельного типа, обеспечивает расширение допустимого частотного спектра измеряемых сигналов в многоканальном режиме в М раз и в одноканальном режиме в 2 P/3 раз и соответственно расширяет область применения предлагаемой схемы по сравнению со схемой последовательного счета приращений с цифровым коммутатором.

Формула изобретения

1. Многоканальный аналого-цифровой преобразователь, содержащий блок компараторов, первые входы которого яв— ляются соответствующими шинами входных сигналов, первый регистр, выходы которого являются соответствующими выходными шинами, мультиплексор, адресные входы которого соединены с соответствующими выходами разрядов пер— вого двоичного счетчика, цифроаналоговый преобразователь, входы которого соответственно объединены с информационными входами первого регистра и подключены к соответствующим выходам разрядов второго счетчика, и блок уп— равления, первый вход которого является шиной запуска, а первый выход соединен со счетным входом первого двоичного счетчика, о т л и ч а ю шийся тем, что, с целью расширения области применения за счет увеличения динамического диапазона пре— образования, в него введены второй и третий регистры, делитель напряжения, первый и второй токовые ключи, первый и второй генераторы стабильного тока и блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которого соответственно объединены с информационными входами третьего регистра и подключены к со— ответствующим выходам второго регистра, информационные входы которого соответственно соединены с выходами блока компараторов, вторые входы которого подключены к соответствующим выходам делителя напряжения, первый вход которого соединен с выходом цифроаналогового преобразователя, а второй вход подключен к выходу второго токового ключа, токовый вход которого

55 соединен с выходом г торс г» генератора стабильного тока, а вход управления— с вторым выходом блока управления, второй вход которо го является пншой режима, а третий вход обьепинен с входами синхронизации второго и третьего регистров и подключен к выходу переноса первого двоичного счетчика, выходы разрядов которого являются соответствующими шинами номера канала и соответственно подключены к информационным входам старших разрядов второго лвоичногп счетчика, информационные входы младших разрядов которого являются шиной логического нуля, а выход переноса соединен с четвертым входом блока управления, пятый вход котого соединен с выходом мультиплексора, информационные входы которого соединены с соответствующими выходами блока элементов ИСКЛЮЧА10ЩЕЕ ИЛИ, вторые входы которого соединены с соответствующими выходами третьего регистра, вход сброса которого объединен с входом сброса второго регистра и подключен к третьему выходу блока управления, четвертый выход которого подключен к входу управления первого токового ключа, токовый вход которого соединен с выходом первого генератора стабильного тока, а выход — с вторым входом делителя напряжения, при этом пятый, шестой и седьмой выходы блока управления подключены соответстьенно к счетному входу и входам сброса и записи второго двоичного счетчика, восьмой выход блока управления соединен с входом синхронизации первого регистра, а девятый и десятый выходы являются соответственно шиной готовности и шиной окончания преобразования.

2. Преобразователь по п.f, о т л и ч а ю шийся тем, что блок управления выполнен на первом, вто-. ром, третьем, четвертом, пятом, шестом и седьмом элементах И, первом и втором элементах И-НЕ, первом, втором, третьем, четвертом и пятом мультиплексорах, счетчике по модулю три, первом и втором элементах НЕ, счетном триггере, первом, втором и третьем D-триггерах, элементе ИСКЛЮЧАЮЩЕЕ ИЛИ и тактовом генераторе, прямой выход которого соединен с первым входом шестого элемента И, второй вход которого объединен с D âõîäîì счетного триггера и подключен к инверсному

9 1! )9> выходу счетного триггера, прямой выход которого соединен с первым входом пятого элемента И и является первым выходом блока управления, а С-вход с счетного триггера соединен с прямым выходом тактового генератора, инверсньгй выход которого подключен к второму входу пятого элемента И, а вход управления соединен с прямым выходом первого D-триггера, D-вход которого объединен с D-входами второго и третьего D-триггеров и является шиной нулевого потенциала, S-вход первого

D-триггера объединен с $-входом вто- 1 рого D-триггера и является первым входом блока управления, а С-вход объединен с S-входом третьего D-триггера и подключен к выходу второго элемента И-НЕ, первый вход которого объединен с первым входом седьмого элемента И и первым информационным входом третьего мультиплексора и подключен к выходу шестого элемента И, а второй вход второго элемента И-НЕ объединен с вторым входом седьмого элемента И и подключен к инверсному выходу второго D-триггера, С-вход которого соединен с выходом второго мультиплексора, адресный вход которого объединен с адресными входами первого, третьего, четвертого и пятого мультиплексоров, первыми входами первого, второго и третьего элементов И, первым входом первого элемента

И-НЕ и является вторым входом блока управления, вторым выходом которого является выход третьего элемента И, второй вход которого подключен к первому выходу элемента ИСК1ПОЧАЮЩЕЕ ИЛИ, первый и второй входы которого подключены к соответствующим информационным выходам счетчика по модулю три, счетный вход которого через первый элемент HE подключен к третьему входу

45 шестого элемента И, при этом выход седьмого элемента И соединен с вторым информя пи Г)н вью f их оном тле TI е Го м лайз типлексора, выход K(TopoI о янляется третьим выходом блока управления, четвертым выходом которого является выход второго элемента И, второй вход которого объединен с первым входом четвертого элемента И и подключен к второму выходу элемента ИСКЛЮЧйОЩЕЕ

ИЛИ, первый информационный вход четвертого мультиплексора является шиной логической единицы, а первые информационные входы второго и пятого мультиплексоров объединены с С вЂ вход третьего D-триггера и подключены к выходу переполнения счетчика по модулю три, счетный вход которого объединен с вторыми информационными входами четвертого и пятого мультиплексоров, вторым входом первого элемента И-НЕ и является третьим входом блока упра" вления, четвертым входом которого является второй информационный вход второго мультиплексора, а пятым и шестым выходом — соответственно выходы четвертого мультиплексора и первого элемента И, второй вход которого соединен с инверсным выходом третьего триггера, причем седьмым выходом блока управления является выход первого элемента И-НЕ, третий вход которого соединен с первым информационным выходом счетчика по модулю три, а четвертый вход — с выходом второго элемента НЕ, вход которого объединен с вторым входом четвертого элемента И и третьим входом пятого элемента И и является пятым входом блока управления, восьмым выходом которого является выход пятого мультиплексора, девятым выходом — выход первого мультиплексора, первый и второй информационные входы которого соответственно подключены к выходам четвертого и пятого элементов И, десятым выходом блока управления является выход второго элемента И-НЕ.

4 4 Ь 4 н 36JJ 1iнйхйк ратюжию

0m и

G !!

rz

И

14

15 о

or

05 о

13 3® 90

Составитель B.Boéòoâ

Техред Л.Сердюкова

Корректор М. Пожо

Редактор Л.Гратилло

Подписное

Заказ 4245/55

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 б

11

12

14

ОФ

Ol и

01

И

Об

07

08

09

010

Тираж 901

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5