Устройство для прерывания программ

 

Изобретение относится к цифровой вычислительной технике и предназначено для построения систем прерывания цифровых вычислительных машин. Цель изобретения. - увеличение быстродействия и повышение достоверности работы устройства. Устройство содержит дешифратор адреса, три триггера, мультиплексор, элемент .задержки,, пять элементов И, элемент ИЛИ, две группы регистров, регистр запросов, .группу элементов И, блок анализа приоритетов .. В устройстве увеличивается количество команд, на которые может быть передано управление, кроме того, возможна реализация другого алгоритма выхода на программу обработки прерываний , исключается изменение выходной информации. 1 ил. со 4 Oi ОЭ о:

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТКИ ЕСКИХ

РЕСПУБЛИК (19) (11) А1 (51) 4 С 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 389046 1/24-24 (22) 23.04.85 (46) 30.09.87. Бюп. Ф 36 (72) В.И.Шеремет, В.И.Анисимов, Л.Р,Наймарк и Ю.С.Савостьянов (53) 681.325(088.8) (56) Авторское свидетельство СССР

N 1001103, кл. С 06 F 9/46, 1981.

Авторское свидетельсв во СССР

Ф 955063, кл. G 06 F 9/46, 1981. (54) УСТРОЙСТВО ДЛЯ ПРЕРЫВАНИЯ ПРОГРАММ (57) Изобретение относится к цифровой вычислительной технике и предназначено для построения систем преры-. вания цифровых вычислительных машин.

Цель изобретения. — увеличение быстродействия и повышение достоверности работы устройства. Устройство содержит дешифратор адреса, три триггера, мультиплексор, элемент задержки,. пять элементов И, элемент ИЛИ, две группы регистров, регистр запрссов, .группу элементов И, блок анализа приоритетов..В устройстве увеличивается количество команд, на которые может быть передано управление, кроме того, возможна реализация другого алгоритма выхода на программу обработки прерываний, исключается изменение выходной информации. 1 ил.

1341636

Изобретение относится к цифровой вычислительной технике и может быть

40 использовано в системах прерывания цифровых вычислительных машин а такS

5 же может быть применено как средство для отладки программ.

Цель изобретения — увеличение быстродействия и повышение достоверности работы устройства.

На чертеже приведена функциональная схема устройства.

Устройство содержит дешифратор 1 адреса, триггеры 2 и 3, элементы И 4 и 5, мультиплексор 6, первую группу регистров 7, вторую группу регистров 8, группу элементов И 9, регистр

10 запросов, блок 11 анализа приоритетов (в состав которого входит группа триггеров 12, груйпа элементов

И 13) ° элемент ИПИ 14, элемент И 15, триггер 16, элемент 17 задержки, элементы И 18 и 19, информационные входы-выходы 20 устройства, запросные входы 21 устройства, запросный выход

22 устройства, вход сигнала 23 "Обмен" устройства, вход сигнала 24 "Чтение" и вход сигнала 25 "Ответ" устройства.

Устройство работает следующим об- ЗО разом.

В начальном состоянии триггеры 2, 3 и 16, группа триггеров 12, регистр

10 находятся в нулевом состоянии (цепи установки в нулевое состояние не показаны), на выходах регистров 7 и 8 и на выходах мультиплексора 6 поддерживаются сигналы, соответствующие "0" .

В каждый регистр предварительно занесены код начального состояния счетчика команд процессора при выполнении программы обработки соответствующего прерывания, код начального состояния регистра состояний процес- 4б сора при выполнении инициируемой соответстйующим прерыванием программы.

В момент прихода положительного импульса сигнала запроса на прерывание по входам 21 на соответствующем gg выходе регистра 10 запросов образуется единичный сигнал, который через элемент ИЛИ 14 и через элемент И 15, на второй вход которого подан разрешающий сигнал с выхода элемента 17 задержки, поступает на вход синхронизации триггера t6 и положительным фронтом устанавливает его в единичное состояние. При этом благодаря введению элемента 17 задержки на выходе элемента И 18 образуется положительный импульс, который поступает на выход 22 устройства. Процессор, приняв сигнап запроса на прерывание, переходит в режим обработки прерывания. Он помещает в стек содержимое счетчика команд и регистра состояний процессора, после чего загружает новое содержимое счетчика команд и регистра состояний процессора, причем загрузка происходит путем выполнения операции чтения ячеек внешней памяти с адресами соответственно А, и А +2, при этом адрес А определяется процессором микропрограммно и не требует предварительного считывания этого адреса из источника прерывания, как прзисходит в случае реализации векторного прерывания.

Все сигналы, поступающие на входы предлагаемого устройства (кроме сигналов прерываний), поступают и на соответствующие входы-выходы других устройств системы., подключенные к общей магистрали. Следовательно, эти сигналы поступают на соответствующие входы-выходы внешней памяти. В ячейках внешней памяти с адресами А, и А +2 занесена нулевая информация, При выполнении операции чтения по адресу А процессор передает через магистраль на информационные входывыходы 20 устройства код., соответствующий адресу А, и затем вырабатывает сигнал 23 "Обмен". При этом на первом выходе дешифратора 1 адреса появляется единичный сигнал, который поступает на информационный вход триггера 2 и по переднему фронту сигнала 23 "Обмен" триггер 2 устанавливается в единичное состояние.

Сигнал с прямого выхода триггера 2 поступает на синхронизирующий вход блока 11 анализа приоритетов и передним фронтом производит запись принятых сигналов прерываний с выхода регистра 10 запросов в соответствующие триггеры 12. При этом только на одном из выходов блока 11 анализа приоритетов присутствует сигнал, соответствующий наиболее приоритетному запросу на прерывание.

Сигнал, соответствующий наиболее приоритетному запросу, с соответствующего выхода блока 11 анализа приоритетов поступает на вход соответствующих регистров 7 и 8, При этом на

1341636 выходах соответствующего регистра появляется код начального состояния счетчика команд процессора, а на выходах соответствующего регистра 8 код начального состояния регистра состояния процессора при обработке данного прерывания. Коды начального состояния счетчика команд и начального состояния регистра состояний процессора поступают соответственно 10 на первую и вторую группы входовмультиплексора 6.

Процессор, сняв с информационных входов-выходов 20 устройства код адреса А,, выставляет сигнал 24 "Чтение", который через элемент И 4 посту пает на первый стробирующий вход мультиплексора 6 и на входы элементов И 9. При этом на выходе соответствующего элемента И 9 появляется 20 сигнал, который устанавливает в нуле. вое состояние соответствующий триггер регистра 10 запросов, а сигнал на первом стробирующем входе мультиплексора 6 обеспечивает передачу на его

25 выход информации, поступающей на первую группу его входов. Таким образом, на информационных входах-выходах 20 устройства появляется код начального состояния счетчика команд процессора, 3 который задан при обработке этого пре рывания.

Считывание из внешней памяти происходит одновременно со считыванием из устройства для прерывания программ, 35 но данные выставляет устройство, так как .по адресу А внешней памяти занесена нулевая информация. Внешняя память, приняв сигнал 24 "Чтение", вырабатывает сигнал 25 "Ответ", и про- 40 цессор, приняв сигнал 25 "Ответ", завершает процедуру чтения, т,е, снимает сигналы 24 "Чтение" и 23

"Обмен".

Аналогично процессор выполняет операцию чтения по адресу А,+2. При этом сигнал появляется на втором вы-. ходе дешифратора 1 адреса и постуIIB eT на информационный Bx op l3 Тор 01 о триггера 3, При поступлении сигнала

23 "Обмен" триггер 2 устанавливается в "0", а триггер 3 - в единичное состояние. При появлении сигнала 24

"Чтение" с выхода элемента И 5 пере- 55 дается сигнал на второй стробирующий вход мультиплексора 6 и на выходах последнего появляется информация, поступившая на вторую группу входов этого мультиплексора с выходов регистров 8.

Таким образом, на информационные входы-выходы 20 устройства передается код начального состояния регистра состояний процессора, соответствующий тому же запросу на прерывание.

Внешняя память вырабатывает сигнал 25 "Ответ", который поступает в процессор, вызывает прекращение операции чтения и одновременно поступает в устройство, где через элемент

И 19 (на второй вход которого подан единичный сигнал с выхода триггера 3) устанавливается в нулевое состояние триггер 16, и через время, определяемое элементом 17 задержки, на первом входе элемента И 15 устанавливается разрешающий потенциал. Таким образом, на запросном выходе 22 устройства может появиться (при наличии необслуженного запроса на прерывание в регистре 10 запросов) новый сигнал запроса на прерывание процессора, который запоминается процессором, но обслуживается только после окончания программы обработки уже принятого прерывания.

В случае, если процессор, к которому подключено устройство, по сигналу прерывания загружает код команды, в соответствующие регистры 7 и 8 могут быть занесены коды соответствующих команд, Формула изобретения

Устройство для прерывания программм, содержащее р е ги с тр з апр о сов, группу элементов И, блок анализа приоритетов, первьп и второй элементы И, причем группа информационных входов регистра запросов является группой входов запросов устройства, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия и повышения достоверности работы устройства, в него введены дешифратор адреса, три триггера, третий, четвертый и пятый элементы И, мультиплексор, элемент задержки, элемент

ИЛИ и две группы регистров, причем входы дешифратора адреса соединены с соответствующими входами-выходами устройства, вьжоды мультиплексора соединены с соответствующими информационными входами-выходами устройства, первый и второй выходы дешифра134163 б

5 тора соединены с информационными входами первого и второго триггеров соответственно, синхронизирующие вхо ды которых объединены и соединены с входом сигнала "Обмен". устройства, выход первого триггера соединен с первым входом первого элемента И и с синхронизирующим входом блока анализа приоритетов, выход второго.триггера соединен с первым входом второ- 10

ro элемента И и с первым входом третьего элемента И, второй вход которого соединен с входом сигнала

"Ответ" устройства, выход третьего элемента И соединен с входом сброса 15 третьего триггера, вторые входы первого и второго элементов И объединены и соединены с входом сигнала "Чтение" устройства, выход первого элемента И соединен с первым стробирую- 20 щим входом мультиплексора и с первыми входами элементов И группы, вторые входы которых соединены с соответствующими выходами блока анализа . приоритетов и с входами синхронизации соответствующих регистров первой и второй группы, выходы элементов И группы соединены с входами сброса соответствующих разрядов регистра запросов, выход второго элемента И соединен с вторым стробирующим входом мультиплексора, первая группа информационных входов которого соединена с выходами регистров первой группы, вторая группа информационных входов мультиплексора соединена с выходами регистров второй группы, выходы регистра запросов соединены с группой входов блока анализа приоритетов и с входами элемента ИПИ, выход которого соединен с первым входом четвертого элемента И, выход которого соединен с синхронизирующим входом третьего триггера, прямой выход которого соединен с первым входом пятого элемента И,инверсный выход третьего триггера соединен с входом элемента задержки, выход которого соединен с вторым входом четвертого элемента И и с вторым входом пятого элемента И, выход которого соединен с запросным выходом устройства.

1341636

1 2

Составитель M.Êóäðÿøåâ

Редактор Е.Копча Техред M.Äèäûê Корректор Н. Король

Заказ 4437/52 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по. делаМ изобретений и открытий

113035, ?1осква, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r,Óæãoðoä, ул.Проектна ектная 4