Устройство для задержки сигналов

 

Изобретение может быть использовано , например, в устройствах возбуждения многоэлементных антенных решеток и позволяет расширить функциональные возможности устройства и его быстродействие. Устройство содержит блок 1 оперативной памяти, регистр 2 и блок 3 управления. Введение управляемого многоканального усилителя ГО и регистра 11 позволяет сформировать дополнительную серию выходных импульсов. Величина сдвига получаемых на двух выходах взаимно сдвинутых сигналов может быть изменена независимо от величины формируемой задержки. В описании приведены примеры выполнения блока 3 управления. 2 з.п. ф-лы, 6 ил. 4 табл. с

СОЮЗ СОВЕТСНИХ

СОЦИО ЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (11) (51) 4 Н 03 К 5/13

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4003494/24-21 (22) 29.12.85 (46) 15.10.87. Бюл. )1- 38 (72) Е.И.Верещак, С.Г.Николаев и П.Н.Смирнов (53) 621.374(088.8) (56) Авторское свидетельство СССР

N9 875607, кл. Н 03 К 5/153, 13.02.80.

Авторское свидетельство СССР

824191, кл. С 06 Р 7/00, 14.06.78.. (54) УСТРОЙСТВО ДЛЯ ЗАДЕРЖКИ СИГНАЛОВ (57) Изобретение может быть использовано, например, в устройствах возбуждения многозлементных антенных решеток и позволяет расширить функциональные возможности устройства и его быстродействие. Устройство содержит блок I оперативной памяти, регистр 2 и блок 3 управления. Введение управляемого многоканального усилителя 10 и регистра ll позволяет сформировать дополнительную серию выходных импульсов. Величина сдвига получаемых на двух выходах взаимно сдвинутых сигналов может быть изменена независимо от величины формируемой задержки. В описании приведены примеры выполнения блока 3 управления.

2 з.п. ф-лы, 6 ил. 4 табл.

1345325

Изобретение относится к импульсной технике, в частности к устройствам. предназначенным для управления многоканальными усилителями мощности с двухтактным выходом, и может быть использовано в устройствах возбуждения многоэлементных антенных решеток, а также в устройствах автоматического управления.

Цель изобретения — расширение функциональных возможностей ус тройств а для задержки сигналов за счет формирования дополнительной серии выходных импульсов и повышение быстродействия устройства.

На фиг.1 представлена функциональная схема устройства для задержки сигналов; на фиг.2 и 3 — соответственно функциональные схемы блоков управления по первому и второму вариантам; на фиг.4 — схема возможного варианта логического блока, входящего в состав блока управления; на фиг.5 — вре-. менная диаграмма, поясняющая работу устройства для задержки сигналов; на фиг.6 — временная диаграмма, поясняющая работу блока управления.

Табл.1 и 2 поясняют работу устройства для задержки сигналов; табл.3— работу блока управления; в табл.4 приведен пример кодировки блока постоянной памяти, входящего в блок управления.

Устройство для задержки сигналов (фиг.1) содержит в своем составе. блок

1 оперативной памяти, первый регистр

2, блок 3 управления, адресные выходы

4 которого поразрядно соединены с соответствующими адресными входами блока оперативной памяти, первый 5 и второй 6 управляющие входы которого соединены соответственно с первым 7 и вторым 8 управляющими выходами блока управления, выходы блока оперативной памяти соединены с соответствующими входами данных первого регистра

2, выходы которого являются первыми выходами устройства ° Устройство также содержит управляемый многоканальный усилитель 10 и второй регистр 11, выходы которого являются вторыми выхо дами 12 устройства, его входы данных поразрядно подключены к соответствую щим выходам блока оперативной памяти и к соответствующим выходам каналов управляемого многоканального усилителя, вход !3 управления которого соединен с первым управляющим выходом блока 3 управления, третий 14 и четвертый 15 выходы которого соединены соответственно с тактовыми входами первого 2 и второго 11 регистров, .) вход первого канала многоканального управляемого усилителя подключен к входу 16 устройства, вход каждого последующего канала управляемого много10 канального усилителя подключен к выходу предыдущего разряда первого регистра, причем входы управления блока управления соединены с соответствующими управляющими входами 17

15 устройства для задержки сигналов.

В первом варианте блок 3 управления (фиг.2) имеет в своем составе генератор 18 импульсов, первый счетчик 19, логический блок 20, первые

20 входы 21 которого соединены с выходами соответствующих разрядов первого счетчика, второй вход подключен к выходу генератора импульсов и счетному входу счетчика, блок управления

25 также содержит второй счетчик 22, блок 23 постоянной памяти и регистр

24, выходы разрядов которого являются соответствующими адресными выходами 4 блока управления, первый, вто30 рой, третий и четвертый выходы логического блока являются соответственно первым 7, вторым 8, третьим 14 и четвертым 15 выходами блока управления, пятый и шестой выходы логического блока подключены соответственно к тактовому входу второго счетчика и тактовому входу регистра, входы разрядов которого соединены с выходами соответствующих разрядов блока по40 стоянной памяти, младшие адресные входы которого соединены с выходами соответствующих разрядов второго счетчика, старшие адресные входы блока постоянной памяти соединены с co4g ответствующими седьмыми выходами логического блока, входы управления которого являются соответствующими управляющими входами блока управления.

Второй вариант блока управления (фиг.3) содержит генератор 18 импульсов, счетчик 19, логический блок 20, первые входы 21 которого соединены с соответствующими выходами разрядов счетчика, второй вход подключен к выходу генератора импульсов и счетному входу счетчика, блок управления также содержит блок 23 постоянной памяти, первый 24 и второй 25 регист!

345325

Ры, вход первого разряда второго регистра 25 соединен с одним из выходов блока 23, выходы разрядов первого регистра соединены с соответствуюВ щими адресными выходами блока управления, первый — четвертый выходы ло— гического блока соединены соответственно с первым 7, вторым 8, третьим

14 и четвертым 15 выходами блока управления, пятый и шестой выходы логического блока подключены соответственно к тактовому входу второго и первого регистров, входы разрядов первого регистра соединены с выходами 1соответствующих разрядов блока постоянной памяти, младшие адресные входы которого соединены с выходами соответствующих разрядов второго регистра, старшие адресные входы блока постоянной памяти соединены с соответствующими седьмыми выходами логического блока, входы управления которого соединены с соответствующими управляющими входами блока управ- ? ления.

Логический блок 20 (фиг.4), входящий в состав блока управления, имеет, например, в своем составе четыре мультиплексора 26-29 соответственно, 30 три элемента И-НЕ 30-32 соответственно, три инвертора 33-35 соответственно и элемент И 36, адресные входы первого — четвертого мультиплексоров соединены с соответствующими первыми входами логического блока, первый

37 и второй 38 выходы логического блока соединены соответственно с выходами третьего и четвертого мультиплексоров, третий 39 и четвертый 40 40 выходы логического блока соединены соответственно с выходами первого и второго элементов И-НЕ, пятый 41 и шестой 42 управляющие выходы логического блока соединены соответствен — 4> но с выходом первого инвертора и с выходом второго инвертора, первый— третий из седьмых выходов 43.1 — 43.3 логического блока соединены соответственно с выходами первого и второго мультиплексоров и выходом элемента

И, первый вход которого соединен с выходом третьего элемента И-НЕ, а второй вход подключен к второму адресному входу 44 первого мультиплексо-5 ра, к первому входу третьего элемен— та И вЂ” НЕ и к входу третьего инвертора, выход которого соединен с первыми входами первого и второго элементов

И-НЕ, вторые входы которых подключены соответственно к выходу первого инвертора и к первому 45 адресному входу первого мультиплексора, вход первого инвертора соединен с первым адресным входом первого мультиплексора, вход второго инвертора соединен с вторым входом 46 логического блока, с вторым входом третьего мультиплексора и третьим входом четвертого мультиплексора, первый вход которого соединен с четвертым входом третьего мультиплексора и с шиной "0", второй вход. четвертого мультиплексора подключен к первому входу третьего мультиплексора, его третьему входу и соединен с шиной 1, входы первого и второго мультиплексоров соединены с соответствующими управляющими входами

47.1-47.4 логического блока.

Устройство для задержки сигналов работает следующим образом.

Допустим, что в начальный момент времени блок оперативной памяти не содержит информации, т.е. во всех разрядах всех слов имеются одинаковые нулевые потенциалы.

С выходов блока управления непрерывной последовательностью выдаются следующие сигналы. С первого выхода блока управления поступает периодический сигнал (фиг.5а), переключающий блок оперативной памяти из режима записи информации в режим чтения и обратно (низкий потенциал соответствует режиму записи). Для защиты входных †выходн элементов блока оперативной памяти на время изменения режима работы входные-выходные элементы блока оперативной памяти выключаются сигналом с второго выхода блока 3 управления (сигнал "Выбор кристалла" (СБ) фиг.5б), причем низкий потенциал на втором выходе блока 3 управления соответствует "выключению" блока оперативной памяти, т.е. возможности (в зависимости от сигнала íà его первом 5 входе) либо записывать по соответствующему адресу информацию, используемую в данный момент на его входах †выход, либо подключить к входам-выходам выбранное по данному адресу слово. На входах-выходах бло— ка оперативной памяти может присутствовать информация двух видов: либо информация, передаваемая с выходов первого регистра 2 через управляемый многоканальный усилитель 10, — в этом

5 1345325

6 режиме входы-выходы блока оператив- Таким образом, после первого такной памяти работают на "вход" инфор- та работы в первый разряд ячейки бломации, либо при работе входов-выходов ка 1 оперативной памяти будет записаблока 1 оперативной памяти на вывод

5 на единица, а во всех остальных разинформации — информация, записанная рядах — нули. в ячейке оперативной памяти, записы- По второму такту работу устройст11 11 ваемая по переднему фронту сигнала в а по адресу з аписи 1 также будет на третьем или четвертом выходе бло- записана единица, а счит аны к ак в лерка управления соответственно в первый l 0 вый 2, так и во второй регистры 1 1

2 или второй 1 1 регистры . Соотв етс т- нули, в енно изменению режима работы блока Поскольку выходы первого регистра

1 оперативной памяти на его адр есных 2 на время записи подключаются к вховходах з а период Т работы должно дам блока 1 оперативной памяти со быть последовательно три значения 1 5 сдвигом на один разряд (чере з управадреса : адрес записи А . „„, адреса ляемый усилитель 10), то во время считывания соответственно в первый тактов записи в разряды блока 1 oneА и во второй А регистры

СЧ,1 СИ. 2 ративной памяти записываются нули. (фиг. 5 д) . По третьему такту работы устроист

Для работы устройства в режиме 20 ва, когда входной сигнал принял нулеодноканальной линии задержки с не- вое значение, в первый разряд блока сколькими выходами необходимы опреде- 1 оперативной памяти по адресу А

11 lI ленные соотношения между требуемой — 2 записывается 0 и при считывании величиной задержки и адресами з аписи из 5-и 6-й ячеек блока 1 оперативной и считывания . 25 памяти и з них также считываются нули .

Рассмотрим работу устройства в Состояние устройства не изменится до предположении, что требуемая величина поступления пятого такта, когда втозадержки равна четырем тактам и сдвиг рой адрес считывания А „ принимает сигналов между первыми и вторыми вы- значение, равное нулю . При этом при ходами .устройства для задержки сигна- д0 считывании во второй регистр записылов равен одному или двум тактам. вается единица. Этот сигнал поступаДля осуществления задержки на тре- ет на первый разряд второго выхода буемую величину необходимо., чтобы устройства, но не оказывает влиния на разность между адресом записи Ач», содержимое блока 1 оперативной памяи адресом считывания А „ „ была бы ти. равна четырем, а разница между адре- По следующему (шестому) такту, сами А и А была бы равна еди- когда первый адрес считывания А „, =О, си.1 си,2 нице. а второй адрес считывания А „ = 1, Требуемая для осуществления задерж- в первый 2 регистр записывается едики последовательность адресов пред- 4О ница из первого разряда блока 1 опеставлена на фиг.6, где каждому такту ративной памяти с адресом, равным соответствует три адреса А с,„, А ч, нулю. При этом на первом разряде и А первого выхода устройства появляется

СЧ. 2

l высокий потенциал.

Допустим, что по пеРвому такту 4 По седьмому такту единица с выхо45 запись вхоДной информаЦии (на вхОДе да первого разряда первого 2 регистУстройетва имеетсЯ "1") осУществлнет- ра записывается во второй разряд ся по адресу записи А д>,, = 0 B ->TOM ячейки блока 1 оперативной памяти же такте считывание в первый и во с адресом A оп = 6. Таким образом, втоРой Регистры ПРОИЗВОДИТСЯ из Яче- в устройстве Осуществлена задержка

50 ек блока 1 оперативной памяти с адре в пять тактов, причем разность в посами А ч, = 3 и A« = 41 Посколь явлении сигнала между первым и втоку рассмотренные работы устройства рым выходами равна первому такту. производятся в предположении .нулевого Последовательность изменения сосодержимого всех разрядов памяти., держимого блока 1 оперативной памяти то на выходах блока оперативной па- в рассмотренных всех последующих такмяти как при первом такте считывания, тах представлена в табл.2, где предтак и при втором будут низкие потея- ставлено содержимое для случая блока циалы. 1 оперативной памяти объемом 8 слов

7.

13 по 4 разряда, причем содержимое каждого слова представлено в шестнадцатиричной форме.

В том случае, если требуется изменить взаимный сдвиг между сигналами с первых и вторых выходов устройства, необходимо изменить адреса считывания во второй 11 регистр, не изменяя соответствия между адресом записи и адресом считывания в первый

2 регистр. Этот случай также рассмот— рен в табл.1 с обозначениями А,„,и

Вых.2 .

Для.работы устройства необходимо в качестве первого 2 и второго 11 регистров использовать регистры с управлением по фронту, поскольку момент записи в регистры опережает момент изменения информации на его входах только на время, равное задержке прохождения сигнала по адресно †инфо мационным цепям блока

Таким обра=«ом, устройство для задержки сигналов позволяет получить на двух выходах взаимно, сдвинутые сигналы, причем величина сдвига может быть изменена независимо от величины формируемой задержки.

Первый вариант блока 3 управления (фиг.2) работает следующим образом.

Для формирования управляющих сигналов для устройства задержки сигналов необходимо в каждом такте его работы сформировать три значения адреса блока оперативной памяти и четыре управляющих сигнала изменения режима работы блока оперативной памяти и Синхронизации записи в выходные регистры 2 и !1.

При этом для увеличения быстродействия блока управления необходимо сократить количество элементов, .через которые проходят тактовые сигналы от генератора 18 к адресным выходам блока 3 управления. Увеличение быстродействия блока управления достигается разделением процесса формирования сигналов на адресных выхо— дах на два интервала, в первом из которых происходят соответственно формирование адреса, а во втором — выдача сформированного адреса на адресные выходы блока управления.

Требуемая последовательность адресов формируется на выходах блока

23 постоянной памяти, младшие входы адреса которого соединены с выходами счетчика, производящего последователь45325 ный опрос ячеек блока 23 постоянной памяти, а старшие сигналы адреса соединены с соответствующими выходами логического блока 20, формирующего разбиение периода работы на три части, в одной из которых происходит запись информации в блок I оперативной памяти, а в двух других — считы-!

0 ванне из него информации.

Временная диаграмма, поясняющая работу блока 3 управления, представлена на фиг.б, где обозначено: а выходной сигнал генератора 18; б и в— выходные сигналы счетчика 19; г и д— сигналы с первого и второго выходов логического блока 20 соответственно; е и ж — сигналы с пятого и шестого выходов блока 20 соответственно; з,и — сигналы третьего и четвертого выходов блока 20 соответственно; к, л, м — сигналы на первом — третьем иэ седьмых выходов блока 20 соответственно.

2Ь Работа блока 3 управления рассмотрена на примере формирования трехразрядного адресного слова, причем предполагается, что блок для задержки сигналов (фиг.!) должен иметь три зна30 чения величины задержки сигнала и четыре значения взаимного сдвига.

На временной диаграмме (фиг.б) значения сигналов на первом и втором из седьмых выходов представлены условно, эа исключением интервала времени Т<, когда все сигналы равны нулю.

Выбранные для работы блока 3 управ— ления сигналы иэ седьмых выходов бло40 ка 20 в зависимости от значений сигналов управления на управляющих входах блока 20 представлены в табл.3.

Блок управления 3 работает следующим образом.

Период Т работы (фиг.б) разбит на три части: Т, — когда с выхода блока

23 постоянной памяти формируется код считывания в первый регистр 2 устройства для задержки сигналов; Т вЂ” ког„О да на выходах блока 23 постоянной памяти формируется код считывания во второй регистр 11 устройства для задержки сигналов н Т - когда на выходах блока 23 постоянной памяти форми55 руется код, соответствующий адресу записи в блок I оперативной памяти устройства для задержки сигналов.

Допустим, что работа блока 3 управления начинается с момента, ког1345325

55 да счетчик 22 находится в "нулевом состоянии". Содержимое блока 23 постоянной памяти представлено в табл.4 для случая 16-ти ячеек в блоке 1 опе5 ративной памяти, причем содержимое блока 23 постоянной памяти показано для случая обеспечения возможности получения задержек между первыми выходами устройства — для задержки сиг- 10 налов, равных 4-6 тактам, и взаимной задержки между первыми и вторыми выходами устройства, для задержки сигналов, равной 1-3 и 4 тактам. Для этого случая объем блока 23 постоянной памяти должен быть равен 2 = 128

4-х разрядных слова.

Работу блока управления рассмот, рим для случая задержки между первыми выходами в четыре такта и задержки между первыми и вторыми выходами устройства для задержки сигналов в два такта. Рассматриваемый случай соответствует второй строке в табл.З.

В момент времени t, на всех седь- 25 мых выходах блока 20 появляются нулевые потенциалы, что при нулевом состоянии счетчика 22 приводит к появлению на выходах блока 23 постоянной памяти кода "О".

В момент времени t по заднему фронту сигнала с любого выхода блока

20 (фиг.б ж) логики предшествовавшее этому моменту состояние выходов блока 23 постоянной памяти записывается

35 в первый 24 регистр блока управления.

В этот же момент происходит смена состояния на старших адресных входах блока 23 постоянной памяти в соответствии с второй строкой на фиг.6, т.е. формируется адрес "5" и изменяется состояние счетчика 22 по сигналу на шестом выходе.

В блоке 23 постоянной .памяти по адресу 50 (шестнадцатиричная запись) 45 стоит число Е, которое и появляется на его выходах в момент времени это число записывается в первый pe- гистр 24 блока управления. В этот же момент на третьем выходе блока 3 управления появляется сигнал, поступающий на первый регистр устройства для задержки сигналов и записывающий в него информацию из блока 1 оперативной памяти, считанную по адресу, хранившемуся в регистре 24 блока управления в интервале времени.

В момент времени t также происходит изменение адресов старших разрядов блока 23 постоянной памяти и согласно фиг.6 формируется адрес "1", т.е. с учетом изменения состояния счетчика в момент t на выходе блока

23 постоянной памяти формируется число, находящееся в ячейке с номером

11, т.е. число D (табл.4), которое появится на адресных выходах блока 3 управления в момент t и будет остаЪ ваться там до момента t, следующего цикла Т, Таким образом, с выхода блока 3 управления формируется последовательность адресов, по которым должен работать блок 1 оперативной памяти устройства для задержки сигналов.

Второй вариант блока 3 управления отличается от первого выполнением счетчика адреса в виде регистра сдвиt га, вход первого разряда которого соединен с выходам одного из разря-. дов блока 23 постоянной памяти.

При этом для обеспечения, работы во всем адресуемом пространстве блока постоянной памяти необходимо, чтобы последовательность чисел, формируемых на выходах регистра 25, соответствовала бы числам, формируемым по закону нелинейной М-последовательности, например, Π— 1 — 3 — 7 — F- E— — Д вЂ” А — 5 —  — 6С - 9 — 2- 4 — 8 — О.

Каждому- члену этой последовательности, играющему роль очередного адресного слова блока постоянной памяти, в ячейке с соответствующим адресом должен быть поставлен следующий по последовательности член. Так, в ячейке блока постоянной памяти с адресом "О" должно быть записано число единица, в ячейке с адресом "1" должно быть записано число три и так далее.

Представленная последовательность по своим свойствам эквивалентна ряду натуральных чисел и может быть исполь- зована для адресации блока оперативной памяти при работе его в устройстве для задержки сигналов. При этом существенным образом используется отсутствие физического сдвига информации в носителе, т.е. именно использование памяти с произвольной выборкой позволяет осуществлять за-, держку, используя в качестве счетчика формирователь M-последовательности.

Блок 3 управления по второму варианту работает следующим образом.

Допустим, в некоторый момент времени второй регистр 5 блока 3 управ5 ления находится в нулевом состоянии.

Это означает, что на выходах блока

23 постоянной памяти имеется число

"1", поскольку старшие разряды адресов блока 23 постоянной памяти соеди- 1О иены с седьмыми выходами блока 20, которые в интервале времени Т„ на фиг.б находятся в нулевом состояний.

В момент времени t, по заднему фронту сигнала на пятом выходе блока 20, :совпадающему с фронтом сигнала на .шестом выходе блока 22 логики (фиг.б е, ж), соответственно производится запись слова с выходов блока

23 постоянной памяти в первый 24 регистр блока управления и "сдвиг" содержимого второго 25 регистра блока управления на один разряд вправо с записью "1" в первый разряд, т,е. на младшие разряды блока 23 постоян- Z5 ной памяти в качестве адреса подается число "1", что при использовании второй строки табл.3, соответстнует считыванию в интервале времени t числа из ячейки блока 23 постоянной памяти с адресом числа "0" °

В момент времени t производится запись этого числа в первый 24 регистр блока управления и одновременно по сигналу на третьем выходе (фиг.бз) блока управления произво35 дится запись в первый регистр устройства для задержки сигналов. В момент времени t когда старшие разряды адреса в соответствии с табл.3 принимают значения "1", из блока 23 постоянной памяти считывается число, соответствующее адресу очередного записываемого слова для блока 1 оперативной памяти устройства для задерж— ки сигналов, куда производится запись по сигналам с первого и второго (фиг.б r, д) выходов блока управлеI ния е

Таким образом, на адресных выходах блока 3 управления происходит форми- . рование адресов в последовательности, определяемой кодировкой блока 23 постоянной памяти и логикой работы логического блока 20.

В дальнейшем цикл работы блока 3 управления повторяется.

Ф о р м у л а и з о б р е т е н и я

1.Устройство для задержки сигналов, содержащее блок оперативной памяти, первый регистр, блок управления, адресные выходы которого поразрядно соединены с соответствующими адресными входами блока оперативной памяти, первый и второй управляющие входы которого соединены соответственно с первым и вторым управляющими выходами блока управления, выходы блока оперативной памяти соединены с соответствующими входами данных первого регистра, выходь1 которого являются первыми выходами устройства, о т— л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет формирования дополнительной серии выходных импульсов и повышения быстродействия в нега введены управляемый многоканальный усилитель и второй регистр, выходы которого являются вторыми выходами устройства, входы данных поразрядно подключены к соответствующим выходам блока оперативной памяти и к соответствующим выходам управляемого многоканального усилителя, вход управления которого соединен с первым управляющим выходом блока управления, третий и четвертый выходы которого соединены соответственно с тактовыми входами первого и второго регистров, вход первого канала многоканального управляемого усилителя является входом устройства, вход каждого последующего канала управляемого многоканаль-. ного усилителя подключен к выходу предыдущего разряда первого регистра, причем входы управления блока управления являются соответствующими управляющими входами устройстна.

2.Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок управ ления содержит генератор импульсон, первый .счетчик, логический блок, первые входы которого соединены с соответствующими выходами разрядов первого счетчика, второй вход подключен к выходу генератора импульсов и счетному входу счетчика, второй счетчик, блок постоянной памяти и регистр, выходы разрядов которого являются соответствующими адресными выходами блока управления, первый, второй, третий и четвертый выходы логического блока являются соответственно первым, вторым, третьим и четвертым управляющими выходами блока управления, пятый!

1 1 Г I 1 1

1 0

1 0

0 0

0 0

0 0

0 1

0 1

0 0

0 0

3 3

4 4

5 5

6 6

7 - 7

0 0

13 1345325 14 и шестой выходы логического блока первого регистра являются соответстподключены соответственно к тактово- вующими адресными выходами блока му входу второго счетчика и тактовому управления, первый, второй, третий входу регистра входы разрядов кото- и четвертый выходы логического блока

У

5 рого соединены с выходами соответст- являются соответственно первым, втовующих разрядов блока постоянной па- рым, третьим и четвертым управляющимяти, младшие. адресные входы которого ми выходами блока управления, пятый, соединены с выходами соответствующих н шестой выходы логического блока разрядов второго счетчика, старшие 10 подключены соответственно к тактовоадресные входы блока постоянной па- му входу второго и первого регистров, мяти соединены с соответствующими входы разрядов первого регистра соедиседьмыми выходами логического блока, иены с выходами соответствующих развходы управления которого являются рядов блока постоянной памяти, младсоответствующими управляющими входами 15 шие адресные входы которого соединены блока управления. с выходами соответствующих разрядов

З.устройство по п.1, о т л и ч а ю — второго регистра, старшие адресные щ е е с я тем, что блок управления входы блока постоянной памяти соедисодержит генератор импульсов, первый иены с соответствующими седьмыми высчетчик, логический блок, первые вхо- 2О ходамилогического блока, входы управды которого соединены с соответствую- ления которого. являются соответствующими выходами разрядов счетчика, вто- щими управляющими входами блока управрой вход подключен к выходу генерато- ления, причем вход первого разряда ра импульсов и счетному входу счетчи- второго регистра сдвига соединен с ка, блок постоянной памяти, первый 25 одним из выходов 1 блока постоянной и второй регистры, выходы разрядов памяти.

1345325

Таблица 2

3 4 5 6 7

l Такт ад8 9 10 ll 12 13 14 15 16

1 2 рес

1 I О 0 О О О О О О

1 1 1 1 1 I

О 1 I 1 1 1 1 1 1 О О О . О О О О

О О О О О О О О О О О О 0 0 О О

О О О О О О .О О О О О О О 0 О О

0 0 0 0 О О О 0 0 О О 0 4 4 4 4

О О О О 0 0 О О О О О О О 4 4 4

О О. О О О О 2 2 2 2 2 2 2 2 О О .О О О О О О О 2 2 2 2 .2 2 2 2 О такт рес. 17 18 19 20 21 22 23 24 25 26 27 28

29 30

31 32

О -О О О О О О О О О О О О О О О . О

1 О О О О О О 0 О О О О О О О О О

2 О О 8 8 8 8 8 8 8 8 О О О О О О

О О 0 8 8 8 8 8 8 8 8 0 О О О О

4 4 4 4 О О 0 О 0 О О О О О 0 О

4 4 4 4 4 О О 0 О О 0 О 0 О О О

О О О О О О 0 О 0 О О О 0 О 0 О

О О О О О О О О 0 О О О О О О 0

О 4 4 О О О . О 8 8 О О О О О О 0 вых1 вых2 4 4 О О О О 8 8 О О О О О О О О вых1 О О О О О 1 I О О О 0 2 2 О О О вых2 О О О О 1 1 О О О О 2 2 О О 0 О

1345325

Таблица 3

Входы

) ) 1

Т9

43. 1 3.2 43.3 43.! 43. 2 43. 3

10

Таблица 4

Содержимое

Адрес седьмые выходы логического блока

0 100 010 110 001 101 оо (011 111

0 С В А Р Е D

В 0 F Е

D С

2 E D С 1 0 F

D 2 1 0

Е 3 2

F 4 3 2

3 Р Е

4 0 F

5 1 0

6 2 1

0 5 4 3

1 6 5 4

7 3

8 4

3 2 7 6 5

47.1 47.2 47.3 47.4

0 0

0 0

0 0

0 0 ! 0

1 0

1 0

19

1345325

Продолжение таблицы 4

Содержимое седьмае выходы логического блока 1

000 100 010 110 001 101 Oll 111

9 5 4 3 8 7 6

9 8 7

А 9 8

В А 9

9 8

Е А

F В А 9

В А 6 5 4

В 7 6 5

С 8 7 6

D 9 8 7

С В А

D С В

Е D С

1345325

Фиг. Ф

1345325

Г 1 f Г 1!

6 г 3

1 з з г сг з и э

tr ta 4Ю

Составитель А.Титов

Техред М.Дидык Корректор Л.Патай

Редактор Н. Слободяник

Эакза 493!/54 Тираж 900 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4