Устройство для деления

 

Изобретение относится к вычис-. лительной технике и может быть ис;пользовано в качестве блока приближенного деления..Цель изобретения J5 16 /7 5 сокращение количества оборудования. Устройство содержит два блока 1, 6 памяти логарифмов, два блока 2, 7 памяти корректирующих значений логарифмов , инкрементор 3, мультиплексор 4, элемент ИЛИ 5, два сумматора 8, II блок 9 памяти экспонент, блок 10 памяти корректирующих значений экспонент и блок 12 сдвига. Сокращение аппаратных затрат достигнуто за счет введения двух блоков памяти корректирующих значений логарифмов, инкрементора, мультиплексора, элемента ИЛИ, сумматора, блока памяти коррек-i тирующих значений экспоненты и оригинальных связей между узлами и блоками . 1 ил. 5 73 1 20 . Г1 11 .«А. i 21

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 G 06 Р 7/52

78 79;20 .

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4098844/24-24 (22). 25.07.86 (46) 23. 12.87, Бюл. Р 47 (71) Институт кибернетики им. В.М. Глушкова (72) А.Ф.Кургаев и В.Н.Опанасенко (53) 681 ° 325. 5 (088.8)

" (56) Бузунов 10.À., Вавилов Е.Н. Принципы построения ЦВМ. Киев: Техника, 1972, с.267, Авторское сидетельство СССР

Ф 898424, кл.G 06 F 7/52, 1980. (54) УСТРОИСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть ис,пользовано в качестве блока приближенного деления.-Цель изобретения—

75 16 сокращение количества оборудования.

Устройство содержит два блока 1, 6 памяти логарифмов, два блока 2, 7 памяти корректирующих значений логарифмов, инкрементор 3, мультиплексор 4, элемент ИЛИ 5, два сумматора 8, 11 блок 9 памяти экспонент, блок 10 памяти корректирующих значений экспонент и блок 12 сдвига. Сокращение аппаратных затрат достигнуто за счет введения двух блоков памяти корректирующих значений логарифмов, инкрементора, мультиплексора, элемента

ИЛИ, сумматора, блока памяти коррек- i тирующих значений экспоненты и оригинальных связей между узлами и блоками. 1 ил.

1 13

Изобретение относится к вычислительной технике и может быть использовано в качестве блока приближенного деления.

Цель йзобретения — сокращение количества оборудования.

На чертеже приведена схема устройства.

Устройство содержит блок 1 памяти логарифмов, блок 2 памяти корректирующих значений логарифмов, инкрементор 3, мультиплексор 4, элемент ИЛИ.

5, блок 6 памяти логарифмов, блок 7 памяти корректирующих. значений логарифмов, сумматор 8, блок 9 памяти экспонент, блок 10 памяти .корректирующих значений экспонент, сумматор

11 и блок 12 сдвига.

Входы 13 делимого и входы 14 делителя являются информационными входами устройства. Входы 15 Р старших разрядов делимого подключены к входам старших разрядов элемента ИЛИ 5 и . блоков 1 и 2 памяти, входы 16 разрядов делимого с (Р+1)"ro по (Р+тп)-й соединены с входами младших разрядов элемента ИЛИ 5 и блока 1 памяти, входы 17 младших разрядов делимого,с (Р+пт+1)-го по и-й подключены к входам младших разрядов блока 2 памяти.

Выходы старших разрядов блоков 1 и

2 памяти соединены соответственно с первой и второй группами информационных входов мультиплексора 4, управляющий вход которого соединен с выходом элемента ИЛИ 5. Входы 18 f. старших разрядов делителя подключены к входам старших разрядов блоков 6 и

7 памяти, входы 19 разрядов делителя с (Р+1)-ro по (Р+т)-й соединены с входами младших разрядов блока 6 памяти, а входы 20 младших разрядов делителя с (Р+пт+1)-го по п-й подключены к входам младших разрядов блока 7 памяти. Входы первого, второго,. третьего и четвертого слагаемых сум-; матора 8 соединены соответственно с выходами младших разрядов блоков и 2 памяти и с выходами блоков 6 и 7 памяти. Выход переноса сумматора 8 подключен к управляющему входу инкрементора 3, информационные входы которого соединены с выходами мультиплексора 4. Выходы Р старших разрядов сумматора 8 подключены к входам старших разрядов блоков 9 и 10 памяти, выходы разрядов сумматора 8 с (2+1)го по (Р+т)-й — к входам младших

2 разрядов блока 9 памяти и выходы младших разрядов с (1+ттт+1)-го пои-й— к входам младших разрядов блока 10 памяти. Выходы блоков 9 и 10 памяти соединены соответственно с входами первого и"второго слагаемых сумматора 11, выходы которого подключены к информационным входам блока 12 сдвига, управляющие входы которого соединены с выходами инкрементора 3.

Выходы 21 блока сдвига 12 являются информационными выходами устройства.

Устройство работает следующим образом.

Деление реализуется по формуле

15 (en, 4- е., в)

С = А/В = 2 . (1) Р; (х) = f i (х е,„) + те,(хе,„) э (3) где f, (х ) — значение функции.в узловых точках;

U.(õe ) — значение корректирую-. щей функции.

F „(x) = log 1А; Р,т (х) =log В.

Если при выполнении (2) в сумматоре 8 возникает перенос, то.формируется управляющий сигнал для инкрементора 3, который увеличивает на единицу младшего разряда значение характеристики делимого А. Полученное значение разности мантисс логарифмов (2) поступает на входы блоков

9 и 10, которые совместно с сумматором 11 реализуют вычисление экспоненты согласно (1) и (3). На выходах

Делимое А поступает на входы блоков

1 и 2, которые содержат характеристику и мантиссу соответствующих значений логарифма. В зависимости от значений групп старших, средних и

25 младших разрядов делимого А на инкрементор 3 через мультиплексор 4 поступает значение характеристики логарифма из блока 1 (в случае наличия хотя бы одного единичного разряда в

30 группе старших и средних разрядов делимого А, что определяет формирование управляющего сигнала элементом

ИЛИ 5 для мультиплексора 4 (или из. блока 2) при нулевом значении старших и средних разрядов делимого А).

Значения мантиссы логарифмов и корректирующих функций с выходов блоков

1, 2, 6 и 7 поступают на входы сумматора 8, где реализуется функция

F(x) У1(х) У 2(х) э (2) з 13615 сумматора 11 устанавливается значение частного от деления нормализованных делимого и делителя. Так как дели5 мое А — ненормализованное, то значение частного на выходах сумматора 11 необходимо сдвинуть вправо в блоке 12 сдвига на число разрядов, определяемое величиной целой части логарифма частного. Значение частного С от деления делимого А и делителя В устанавливается на выходах блока 12 сдвига через время Т, определяемое значением

Tg,= 2t,„+ 3t + 2 t, . (4)

Суммарный объем памяти блоков 1, 2,6,7,9 и 10 определяется как е,.

0(2N+E nt (log2 N )) 2 +(2Р, + е,- .„е,.", е,", +E„t 1од И))2 " + N 2 +Р 2,(5) где P—

1Я

I „,m„, и, 2 2 п2

55 разрядность корректирующей функции; разрядность операндов; 25 разрядность адресных входов соответственно групп старших средних и младших разрядов блоков 1,2,6 и 7;

ЗО разрядность адресных входов соответственно групп старших, средних и младших разрядов блоков 9 и 10.

Формула изобретения

Устройство для деления, содержащее два блока памяти логарифмов, первый сумматор, блок памяти экспонент

40 и блок сдвига, выходы разрядов которого являются выходами устройства, ° входы разрядов делимого устройства . с первого по (2+m)-й (2, m — целые числа ) соединены с соответствующими входами первого блока памяти логарифмов, входы разрядов делителя устройства с первого по (1+т)-й соединены с соответствующими входами второго блока памяти логарифмов, выходы младших разрядов первого блока памяти логарифмов и выходы разрядов второго блока памяти логарифмов соединены с входами первого сумматора, выходы разрядов которого с (1+1)-ro no

45 4 (1+m)-й соединены с соответствующими входами блока памяти экспонент, о т— л и ч а ю щ е е с я тем, что, с целью сокращения количества оборудования, оно содержит два блока памяти корректирующих значений логарифмов, блок памяти корректирующих значений экспонент, элемент ИЛИ, мультиплексор, инкрементор и второй сумматор, причем входы разрядов делимого устройства с первого по (7+m)-й соединены с входами элемента ИЛИ, выход которого подключен к управляющему входу мультиплексора информационные входы которого соединены с выходами стар— ших разрядов первого блока памяти логарифмов и первого блока памяти корректирующих значений логарифмов со. ответственно, входы разрядов делимого устройства с первого по 2-й и с (1+тп+1)-го по и-й (n — разрядность операндов) соединены с входами.первого блока памяти корректирующих значений логарифмов, входы разрядов делителя устройства с первого по Х-й и с (Х+тп+1)-го по и-й соединены с входами второго блока памяти корректирующих значений логарифмов, выходы младших разрядов первого блока памяти корректирующих значений логарифмов и выходы разрядов второго блока памяти корректирующих значений логарифмов соединены с входами первого сумматора, выход переполнения которого соединен с управляющим входом инкрементора, информационные входы которого подключены к выходам разрядов мультиплексора, а выходы соединены с управляющими входами блока сдвига, информационные входы которого соединены с выходами разрядов второго сумматора, входы разрядов которого соединены с выходами соответствующих разрядов блока памяти экспонент и блока памяти корректирующих значений экспонент, выходы разрядов первого сумматора с первого по I-й соединены с соответствующими входами блока па.мяти экспонент и блока памяти коррек-, тирующих значений экспонент, выходы разрядов первого сумматора с (7+m+

+1)-ro по п-й соединены с входами блока памяти корректирующих значений экспонент.