Устройство для деления

 

Изобретение относится к области вычислительной техники и может быть использовано при построении быстродействующих процессов цифровой обработки сигналов и в арифметических устройствах быстродействующих цифровых и комбинированных вычислительных машин о Целью изобретения является увеличение быстродействия устройства для деления, содержащего регистры 1 и 2 Делимого и делителя, три матричных умножителя 3-5, три сумматора 6-8, два блока преобразования прямого кода в дополйительный 9 и 10, блок 11 преобразования прямого кода в обратный, счетчик 14 и триггер 15, Для достижения цели в устройство дополнительно введены два элемента И 16 и 17. 1 илв f3

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4" G 06 Р 7/52 )111(Л: ;ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4002159/24-24 (22) 03,01.86 (46) 23.11,87. Вюл. М 43 (71) Институт кибернетики им,В.М,Глушкова (72) B.Ê.Âåëèê (53) 681,325(088.8) (56) Авторское свидетельство СССР

11 987621, кл. G 06 F 7/52, 1981.

Авторское свидетельство СССР

Р 1317432, кл. G 06 F 7/52, 1985, (54) УСТРОЙСТВО Д1И ДЕЛКНИЯ (57) Изобретение относится к области вычислительной техники и может быть использовано при построении быстро.З0„, 1З54186 Л 1 действующих процессов цифровой обра ботки сигналов и в арифметических устройствах быстродействующих цифровых и комбинированных вычислительных машин. Целью изобретения является увеличение быстродействия устройства для деления, содержащего регистры 1 и 2 делимого и делителя, три матричных умножителя 3-5, три сумматора 6-8, два блока преобразования прямого кода в дополнительный 9 и 10, блок 11 преобразования прямого кода в обратный, счетчик 14 и триггер )5, Для достижения цели в устройство дополнительно введены два элемента И 16 и 17. 1 ил.

Выходной сигнал три г гера 15 поступая на первые входы элементов 16 и 17, разрешает прохождение потенциалов от одного из выходов двух старших разрядов б, или б „ сумматора 7, При комбинации сигналов G,, G равной 10 появляется, сигнал на выходе элемента И 16, который поступает на вход младшего (n-ro) разряда блока 11, В результате происходит уменьшение кода значения с (а) на величину младшего разряда. При комбинации сигналов G G, равной 0,1, появляется сигнал на выходе элемента

И 17, который поступает на вход переноса в младший разряд сумматора 8. В результате происходит увеличение кода значения tg (a) на величину младшего

1 135418

Изобретение относится .к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки

5 сигналов и в арифметических устройствах быстродействующих цифровых и ком" бинированных вычислительных машин, Цель изобретения — увеличение быстродействия устройства.

На чертеже показана функциональная схема устройства.

Устройство для деления содержит регистр 1 делимого, регистр 2 дели" теля, три матричных умножителя 3-5, три сумматора 6-8, блоки 9-1Q преобразования прямого кода в дополнительный, блок 11 преобразования прямого кода в обратный, входы 1? и 13 делителя и делимого, счетчик 14, триггер 20

15, два элементы И 16 и. 17, вход 18 логической единицы, Устройство работает следующим образом, Одновременно на регистры 1 и 2 25 подают делимое и делитель в виде празрядных двоичных кодов, соответствующих двоичным числам в нормализованной форме с запятой перед старшим разрядом. В исходном состоянии счет- 30 чик и триггер установпены в нуль.

При поступлении потенциальных сигналов на входы матричных умножителей 3 и 5 на выходах появляются потенциальные сигналы, соответствующие произв едениям

Ь q(a) и a (g(a) в виде (n+2)-разрядного двоичного кода Ь ° q (a) у, ý y,, ° .° .° .э, у„„ э ° ° ° э и а у (а) =

= к „, z,, х,...,к„+,, где b — делимое, a — делитель, Ц, а) = 1, а

/ ...,a код на выходе сумматора 8, В сумматоре 7 происходит суммирование поступившего кода с сигналом логической единицы. На выходе .сумматора 7 образуется результат суммирования в ви- 4ч

1+ко y z к q qzн+ б 1 о зя

z . В зависимости от значений разрядов б, и G,информационные сигналы О, Б, к,,...,к„+, появятся на выходах блока 9 в виде прямого кода или я0 дополнительного по отношению к входному. Если 6 i = 1, аС „= О„то на выходе блока 9 сигналы (соответствует прямому коду О, z z ... z„„, а если

G О,б = 1, то в блоке 9 входной код преобразован в дополнительный (1 (Ор 7<7,еа е) )1

На выходах матричного умножителя

3 и блока 9 устанавливаются потенци6 2 альные сигналы Ь ° ((а) = у, у у у и (О, z z ... z )y(l „, 1

В результате появления потенциальных сигналов на входах сумматора 6 и матричного умножителя 4 возникает непрерывный переходный процесс, который может быть описан формулой х = -jail (а) — 1) х1"1 + Ьу (a) где Ь вЂ” делимое, а — делитель; х — частное, а индексы при х указывают номер итерации. Выходные сигналы, поступающие с (п+2)-х выходов матричного умножи" теля 4, поступают на вход блока 10 и в зависимости от значений б,,б двух старших разрядов сумматора 7 могут появляться на выходе блока 10, то ли в прямом коде, если (7, = О, а б = 1, то ли в дополнительном, если б-, = 1, аб„= О.

После нескольких итераций переходный процесс завершается и устройство приходит в устойчивое состояние, при этом на выходе устройства устанавливается код, соответствующий коду частного от деления входных чисел.

Соединение выхода младшего разряда сумматора 6 с входом счетчика !4 обеспечивает счет числа импульсов на его входе, возникающих вследствие переходных процессов в устройстве.

Если же итерационный процесс не завершается, а происходит зацикливание, то происходит переполнение счетчика и появившийся в результате выходной сигнал с выхода счетчика 14 поступает на вход триггера 15„

3 13541 разряда и устройство установится в устойчивое состояние.

Составитель Н,Маркелова

Техред М.Ходанич Корректор А.Тяско

Редактор Н,Бобкова

Заказ 5694/43 Тираж 671 Подписно е

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная., 4

Формула изобретения .5

Устройство для деления, содержащее регистр делимого, регистр делителя, три матричных умножителя, три сумматора, два блока преобразования прямого кода в дополнительный, блок пре- 1ð образования прямого кода в обратный, счетчик и триггер, прчем информационные входы регистров делимого и делителя являются соответственно входами делимого и делителя устройства, вы- 15 ход регистра делимого соединен первым информационным входом"первого матричного умньжителя, выход которого соединен с первым информационным входом первого сумматора, .выход которого яв- рр ляется выходом устройства и соединен с первым информационным входом второго матричного умножителя, выход регистра делителя соединен с первым информационным входом третьего мат" 25 ричного умножителя, выход которого соединен с первым информационным входом второго сумматора, вход стар-

mего разряда которого является входом логической единицы устройства, выход Зр второго сумматора соединен с входом первого блока преобразователя прямого кода в дополнительный, выход которого соединен с вторым информационным входом второго матричного умножителя, выход которого соединен с информационным входом второго блока преобразования прямого кода в дополнительный, выход которого соединен с

86 4 вторым информационным, входом первого сумматора, выход младшего разряда которого соединен с счетным входом счетчика, выход которого соединен с входом триггера, выходы старшего и младшего знаковых разрядов второго сумматора соединены с входами младнего и старшего знаковых разрядов соответственно второго блока преобразования прямого кода в дополнительный, второй информационный вход первого матричного умножителя соединен с вторым информационным входом третьего матричного умножителя, о т л и ч а ющ е e с я тем, что, с целью увеличения быстродействия, в устройство введены два элемента И, первые входы которых соединены с выходом триггера, выходы старшего и младшего знаковых разрядов второго сумматора соединены с вторыми входами первого и второго элементов И соответственно, выход первого элемента И соединен с входом мпадшего разряда блока преобразования прямого кода в обратный, входы (п-1)-ro старших разрядов которого (где и — разрядность операндов) соединены с выходами (n-1) младших разрядов регистра делителя, выход первого разряда которого соединен с входом знакового разряда третьего сумматора, вход переноса которого соединен с выходом второго элемента И, выход блока преобразования прямого кода в обратный соединен с информационным входом третьего сумматора, выход которого соединен с вторым информационным входом первого матричного умножителя.