Устройство для вычисления обратной величины нормализованной двоичной дроби

 

Изобретение относится к области вычислительной техники и может быть использовано, в частности, в быстродействующих арифметических устройствах цифровых и комбинированных машин . Целью изобретения является повышение точности вычисления обратной величины. Для достижения цели в устройство , содержащее регистр 1 аргумента , вычитатель 2, сумматор-вычитатель 3, дополнительно введены элемент ИЛИ 5, элемент И 7, счетчик 8 и матричный умножитель 4. В устройстве вначале получается приближенное значение обратной величины .у 3-2х, затем оно с помощью счетчика приближается с точностью младшего разряда к значению . 2 ил. с S со со ел. о 00 ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (1И (51)4 G 06 F 7/52

1- ю, °;„1: . . "

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н Д BTOPCHOIVIY СВИДЕТЕЛЬСТВУ!

«!

« !

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4057427/24-24 (22) 17-..04.86 (46) 07.09.87. Бюл. К - 33 (71) Институт кибернетики им.В.М.Глушкова (72) В.К.Велик и Н.И.Коновалова (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Ф 318940, кл. G 06 F 7/38, 1965.

Авторское свидетельство СССР

Ф 1125623, кл. С 06 F 7/Э8, 1983. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЪ| НОРМАЛИЗОВАННОЙ ДВОИЧНОЙ ДРОБИ (57) Изобретение относится к области вычислительной техники и может быть использовано, в частности, в быстродействующих арифметических устройствах цифровых и комбинированных машин. Целью изобретения является повышение точности вычисления обратной величины. Для достижения цели в устройство, содержащее регистр 1 аргумента, вычитатель 2, сумматор-вычитатель 3, дополнительно введены элемент ИЛИ 5, элемент И 7, счетчик 8 и матричный умножитель 4. В устройстве вначале получается приближенное значение обратной величины у =3-2х, g. затем оно с помощью счетчика приближается с точностью младшего разряда к значению у=1/х. 2 ил.

Ф

Изобретение относится к области вычислительной техники и может быть использовано, в частности, в быстродействующих арифметических устройствах цифровых и комбинированных машин.

Целью изобретения является повышение точности работы устройства.

На фиг.1 показана функциональная схема устройства для вычисления обратной величины нормализованной двоичной дроби; на фиг.2 — графики функ1 ций у=-, у=3-2х. х

В устройстве вначале получается приближенное значение обратной величины равное y=3-2х, а затем с помощью счетчика импульсов оно приближается с точностью младшего разряда к

1 значению у=-, что соответс.твует приX ближению из ординаты на прямой у=

=3-2х к соответствующей ординате на

1 кривой у=-. х

Устройство для вычисления обратной величины нормализованной двоичной дроби содержит регистр 1 аргумента, вычитатель 2, сумматор-вычитатель 3, матричный умножитель 4, элемент ИЛИ

5, вход 6 тактовых импульсов, элемент

И 7, счетчик 8.

Устройство работает следующим образом.

В регистр 1 аргумента заносится прямой код нормализованной двоичной дроби. С выхода регистра 1 аргумента прямой код, сдвинутый на один разряд в сторону старших разрядов, поступает на вычитатель 2, где вычитается иэ постоянной величины, равной трем. Полученный результат, равный 3-2х, поступает на сумматор-вычитатель 3, на вход вычитаемого которого поступает нулевой сигнал, так как счетчик 8 в начальный момент включения обнулен.

Результат с выхода сумматора-вычитателя 3, равный в данный момент первоначальному приближению к обратной величине у, =3-2х (фиг.2), подается на умножитель 4, на который поступает прямой код нормализованной двоичной дроби с выхода регистра 1. Как видно из графика на фиг.2, ху, i, что и наблюдаем на выходе умножителя. Необходимо достигнуть более точного приближения к обратной величине, т.е.

lim х-у; - 1, где i=1 — m — число

g"- /х

5985 2 итераций, что и;»,: стигается с помо10

55 щью устройства.

Если нà выходе матрицы умножения получили значение 1 ху а 10, то на

1 входы элемента И 7 поступают единичные сигналы. Двоичный код с выхода счетчика 8 подается на входы вычитаемого сумматора-вычитателя 3. Результат вычИтания на выходе сумматоравычитателя 3 получается меньше предыдущего. Процесс увеличения значения счетчика и уменьшения результата на выходе сумматора-вычитателя продолжается до тех пор, пока на выходе умножителя не получим величину ху; и 1, 00...0. Этот результат зафиксирует элемент ИЛИ и подаст нулевой сигнал на вход элемента И. В этом случае перекрывается поступление тактовых импульсов на счетный вход счетчика 8, который прекращает свою работу, и на выходе устройства получим значение обратной величины нормализованной двоичной дроби с точностью, определяемой величиной младшего разряда.

Ф о р м у л а и з о б р е т е н и я

Устройство для вь;числения обратной величины нормализованной двоичной дроби, содержащее регистр аргумента, сумматор-вычитатель и вычитатель, входы первого и второго разрядов уменьшаемого которого соединены с шиной логической единицьi устройства, шина логического нуля которого соединена с входом i-го разряда уменьшаемого вычитателя (где i=3,4,..., -n+2;

n — разрядность аргумента) и с входами первого, второго, третьего и четвертого разрядов вычитаемого сумматора-вычитателя, входы разрядов уменьшаемого которого соединены с выходами разрядов вычитателя, вход i-ro разряда вычитаемого которого соединен с выходом (i-1)-го разряда регистра аргумента, выходы разрядов сумматора-вычитателя являются выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности работы, в него введены матричный умножитель, счетчик и элементы И и ИЛИ, причем выходы разрядов сумматора †вычитателя соединены с входами разрядов первого сомножителя матричного умножителя, входы разрядов с первого по п-й второго сомножителя соединены с выходами соответствующих разрядов регистра аргумента, шина логической

1335 вычитателя.

У/ы,г

/, pj s

4, 440

1, fOl б, f00

1,Off

Ф,010

/,И1

f,ОЖ

t, 000

Составитель Н.Маркелова

Техред М.Ходанич Корректор И.Муска

Редактор Н.Егорова

Заказ 4048/43 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 единицы устройства соединена с входом первого разряда вычитаемого вычитателя, вход второго разряда вычитаемого которого соединен с шиной логического

5 нуля устройства и с входами (п+1) — ro и (n+2)-го разрядов второго сомножителя матричного умножителя, выход первого разряда которого соединен с первым входом элемента И, второй вход 1О которого соединен с выходом элемента

985 4

ИЛИ, )-й вход которого (где 3=1,2, 2 (n+3) oe HHeH c b o o (j+1)

ro разряда матричного умножителя, тактовый вход устройства соединен с третьим входом элемента И, выход которого соединен со счетным входом счетчика, выходы разрядов которого соединены с входами разрядов вычитаемого с пятого по (п+2)-й сумматора