Микропроцессор

 

Изобретение относится к вычислительной технике,, в частности к системам с микропрограммным управлением. Цель изобретения - повьшение быстродействия устройства. Микропроцессор содержит блок 1 памяти микрокоманд, блок 2 управления последовательностью микрокоманд, операционный блок 3, блок 4 синхронизации, буферный регистр 5 и блок 6 фиксатора смень состояний . Цель достигается введением буферного регистра 5 и блока фиксации состояний 6. 1 з.п. ф-лы, 6 ил. SK к «it cz

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1361572 А1 (5D 4 G 06 F 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4016243/24-24 (22) 27.01.86 (46) 23.12.87. Бюл. 9 47 (72) Л.Д.Минутин (53) 681.325(088.8) (56) Березенко А.И., Корягин Л.И., Назарин А.Р, Микропроцессорные комплексы повышенного быстродействия.—

М.: 1981, с. 84-86.

Авторское свидетельство СССР

Р 1140126, кл. С 06 F 15/00,1983. (54) МИКРОПРОЦЕССОР (57) Изобретение относится к вычислительной технике,, в частности к системам с микропрограммным управлением.

Цель изобретения — повышение быстродействия устройства. Микропроцессор содержит блок 1 памяти микрокоманд, блок 2 управления последовательностью микрокоманд, операционный блок 3, блок 4 синхронизации, буферный регистр 5 и блок 6 фиксатора смены состояний. Цель достигается введением буферного регистра 5 и блока фиксации состояний 6. 1 з.п. ф-лы, 6 ил.

136 f572

Изобретение относится к вычислительной технике и может быть использовано при построении микропроцессоров с микропрограммным управлением.

Целью изобретения является увеличение быстродействия.

На фиг.l приведена функциональная схема устройства; на фиг,2 — функциональная схема блока фиксации смены состояний; на фиг.3 — функциональная схема блока синхронизации; на фиг.4 - временные диаграммы работь1

4 блока синхронизации; на фиг.5 — временные диаграммы работы микропроцессора; на фиг.6 - блок-схема алгоритма работы микропроцессора.

Микропроцессор (фиг.l) содержит блок l памяти микрокоманд, блок 2 управления последовательностью микрокоманд, операционный блок 3, блок

4 синхронизации, буферный регистр 5 и блок 6 фиксации смены состояний.

Блок 4 синхронизации содержит генера" тор 7 и формирователи 8-10. Блок 6 фиксации смены состояний (фиг.2) содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11, элемент 12 задержки, элемент ИЛИ 13 и триггер 14. Генератор 7 (фиг.3) содержит первый 15 и второй 16 элементы задержки и первый элемент .2И-ЗИЛИ-НЕ 17. Формирователь

8 содержит элемент И 18 и третий элемент 19 задержки. Формирователь

9 содержит второй элемент -gJIH-НЕ

20, четвертый 21 и пятый 22 элементы задержки. Формирователь 10 содержит элемент И-НЕ 23 и шестой элемент 24 задержки.

Микропроцессор работает следующим образом.

Микропрограмма хранится в блоке

1. Блок 2 управления последовательностью микрокоманд управляет выборкой микрокоманд из блока 1 по сигналу управления адресом (УА), поступающему с выхода блока 1. Кроме того, выборкой микрокоманды может управлять сигнал с входа команды (KOM), сопровождаемый сигналом записи команды (ЗК). Эти сигналы поступают с соответствующих входов микропроцессора на блок 2 и обеспечивают формирование адреса первой микрокоманды из последовательности микрокоманд, реализующих эту команду Блок 2 выполняет также флаговые операции по сигналу управления флагом (УФ), поступающего с выхода блока 1, т.е.

30 возможных периодов следования выходных сигналов блока 4 синхронизации.

Сигнал с третьего выхода блока 4 синхронизации поступает на входы раз.

35 решения выдачи (ВК) блока 1 и буфер ного регистра 5, на вход записи (С) регистра 5, на вход разрешения выдачи сигнала переноса (ЕС1) операционного блока 3 и на вход сброса блока 6

55 прием и хранение состояний на входе признаков (Fl) и управление состоянием на выходе признаков (FO) блока

2. Источником информации для входа

Fl блока 2 являются сигнал поля признака переноса (ПР) с второго вы-. хода блока 1 и сигнал с выхода переноса (Cl) операционного блока 3; эти выходы вьщают информацию и для информационного входа блока 6 фиксации смены состояний. Сигнал с выхода FO блока 2 поступает на вход переноса (СО) операционного блока 3. Сигналы

I на входы микрооперации (F) н маски (K) операционного блока 3 поступают с соответствующих полей первого выхода блока 1. Поле сигналов управления (УПР) первого выхода блока 1 является внешним выходом управления микропроцессора, поля условной синхронизации (УС) и признака перехода (IIII) первого выхода блока 1 являются источниками сигналов соответственно для входа условной синхронизации блока 4 синхронизации и для входа признака перехода блока 6 фиксации. Сигналы с выходов блока 6 фиксации поступают на управляющие входы блока

4 синхронизации и задают один из двух фиксации. Второй выход блока 4 синхронизации соединен с аинхровходом (СБМУ) блока 2 микропрограммного управления и с синхровходом фиксатора 6. Первый выход блока 4 синхронизации соединен с синхровходом (СОБ) операционного блока 3. Вход запуска микропроцессора "Пуск" соединен с соответствующим входом синхронизатора 4; сигнал на входе "Пуск" разрешает или запрещает поступление импульсов на выходы синхронизатора

4. Микропроцессор имеет информационный (Д) и адресный (Адр.) выходы и два информационных входа (В, M).

Входы В и М и выходы Д и Адр соединены с соответствующими входами и выходами операционного блока 3.

В динамике, работа микропроцессора происходит следующим образом.

1361572

По коду на входе КОМ по приходу сигнала ЗК блок 2 формирует адрес (А) начальной микрокоманды; эта микрокоманда выбирается из блока 1 памяти микрокоманд. Поскольку исходное состояние сигнала на входе ВК блока 1 - лог. "0", то выдачи выбранной микрокоманды на выход этого блока не происходит. 10

На входе запуска микропроцессоралог. "1" (состояние "Стоп" ). С появлением на входе запуска сигнала лог. "0" (состояние "Пуск" ) блок синхронизации начинает формировать . 15 выходные синхроимпульсы, т.е. микропроцессор начинает выполнять программу. Рассмотрим такт с безусловным переходом. Признак перехода (ПП) в микрокоманде кодируется в этом слу- 20 чае лог. "1". Кодирование поля признака (ПР) в этом случае безразлично.

На первом выходе синхронизатора 4 появляется сигнал лог. "0". Этот сигнал разрешает выдачу уже выбранной микрокоманды из блока 1 на его выходы. Момент появления микрокоманды на выходах блока 1 является началом такта. Параллельно сигнал .лог. "1" с третьего выхода блока 4 синхрони- 30 зации отключает выход переноса Cl .блока 3 в "третье" состояние, отключает выход буферного регистра 5 и переводит его в режим приема информации, т.е. происходит запись микрокоманды (за исключением поля ПР) в регистр 5. С появлением микрокоманды на выходах блока 1 соответствующие ее поля появляются на управляющих входах блока 2 (поля УА и УФ), опера- 40 ционного блока 3 (поля F и К); блоки 2 и 3 начинают выполнять предписываемые этими полями операции. Сигнал с поля ПП микрокоманды принудительно сбрасывает блок 6 фиксации 45 в нулевое состояние (по первому выходу). Сигнал лог. "0" на третьем управляющем входе блока 4 синхронизации (на втором входе — лог."1"; входы являются парафазными) предпи- 50 сывает ему формирование выход- . ных сигналов в режиме "короткого" такта. Так как переход к следующей микрокоманде является безусловным, то для формирования ее .адреса не тре+ 55 буется достоверного сигнала переноса Cl с операционного блока 3 и.первый синхроимпульс СБМУ на блок 2 подается с блока синхронизации в самом начале такта с задержкой, необходимой только на дешифрацию кода УА блоком 2. После окончания первого синхроимпульса СБМУ на выходе А блока 2 появляется адрес следующей микрокоманды и в блоке 1 начинается ее выборка. Одновременно с нею продолжается выполнение операций в блоке 3.

Для появления сигнала на выходе Cl блока 3 необходимо подать разрешение на вход ЕС1 блока 3 и одновременно отключить сигнал ПР с выхода блока 1.

Это достигается переходом сигнала с третьего выхода блока 4 синхронизации с состояния лог. "1" в состояние лог. "0". Это переключение приводит также к разрешению выдачи информации на выход регистра 5 и переходу его в режим хранения записанной в начале такта информации. Смены состояний на входах F, К (блок 3), УА, УФ (блок 2) и других не происходит, так как регистр 5 выдает ту же микрокоманду, которую чуть раньше выдавал блок 1..

А в блоке 1 в это время может проис-о ходить выборка очередной микрокоман- 1 ды: паразитные состояния в микроко---. манде, вызванные неодновременным переключением разрядов, на выход блока 1 не подают (на входе ВК нет разрешающего сигнала). С появлением достоверного сигнала на выходе переноса Сl блока 3 становится возможным выполнение блоком 2 флаговых операций, для чего с второго выхода блока 4 синхронизации на вход СБИУ блока 2 поступает второй синхроимпульс. С появлением достоверного сигнала пере. носа Cl (а он формируется одновременно со всеми межразрядными переносами) операционный блок 3 может выполнить (точнее завершить выполнение) операцию, предписываемую сигналами

Р и К, для чего на его синхровход

СОБ с третьего выхода блока 4 синхронизации подается синхроимпульс.

Рассмотрим такт с условным переходом. Признак перехода ПП в микрокоманде кодируется в этом случае лог.

"0". Поле признака ПР кодируется сос-. тоянием, равным наиболее вероятному состоянию сигнала переноса Cl

В зависимости от того, совпадают состояния ПР и Cl или нет, длительность такта будет "короткой" или !! II длиннои . Рассмотрим слу-чай совпадения состояний поля признака ПР

1361572 микрокоманды и достоверного сигнала переноса Cl операционного блока 3.

Считают что наиболее вероятным сос-. тоянием сигнала переноса Cl является лог. "1". Поле ПР в этом случае кодируется лог. "1". С началом рассматриваемого такта (состояние перво. го выхода синхронизатора 4 — лог.

"1") на входы УА и Fl блока 2 поступают соответственно команда "Условный переход" и сигнал с выхода ПР блока I равный лог. "1" ° Сигнал с выхода IIP блока I поступает также на информационный вход блока 6 фиксации. Блок 6 фиксации пока принудительно удерживается в состоянии лог.

"О", который запоминает это состояние в конвейерной памяти. Через время, равное интервалу предустановки сигналов на входах УА или Fl на блок 2 с второго выхода блока 4 синхронизации поступает первый синхроимпульс

СБМУ. После его окончания блоком 2 будет сформирован адрес А в соответствии с кодом на входе УА и на входе признаков Pl и в блоке 1 начнется выборка очередной микрокоманды. Параллельно операционный блок 3 в процессе выполнения микрокоманды в соответствии с кодами F и К сформирует .достоверный сигнал переноса Cl. Чтобы обеспечить выдачу этого сигнала, на разрешающий вход ECI блока 3 пода" ется разрешающий уровень лог„. "0", который одновременно запрещает блоку

1 памяти микрокоманд выдачу сигнала

ПР. т.е. происходит переключение из лог. "1" в лог. "0" состояния на первом выходе синхронизатора 4. С появлением достоверного сигнала перено" са Сl на входе Fl блока 2 этот блок может выполнить флаговые операции, для чего на него поступает второй синхроимцульс СБМУ с второго выхода блока синхронизации. Кроме того, блок

6 фиксации производит сравнение сос-. тояния конвейерной памяти и состояния переноса Cl„ т.е. сравнивает состояния полей ПР микрокоманды и переноса

Cl из операционного блока 3. Пусть эти состояния совпадают. Это фиксируется в блоке 6 фиксации вторым импульсом с второго выхода блока 4 синхронизации, т.е. вторым синхроимпульсом СБМУ, первый синхроимпульс

СБМУ игнорируется, так как в этот момент блок 6 фиксации принудительно удерживается в состоянии лог. "0"

55 сигналом лог. 1" с третьего выхода блока 4 синхронизации. Совпадение приводит к установке блока 6 фиксации по второму синхронмпульсу СБИУ в состояние лог."0". Таким образом, происходит подтверждение состояния блока 6 фиксации, который в течение всего рассматриваемого такта находится в состоянии лог. "0", инициируя выработку блоком 4 синхронизации выходных сигналов в режиме "короткого" такта.

Рассмотрим случай несовпадения состояний поля признака ПР микрокоманды и сигнала переноса Cl операционного блока 3. По первому синхроимпульсу СБМУ будет сформирован адрес, зависящий от состояния поля ПР микрокоманды, но,так как это состояние не окажется равным состоянию сигнала переноса Сl, то сформированный адрес является недостоверным. К приходу второго синхроимпульсй СБМУ операционный блок 3 выдаст достоверный сигнал переноса Cl; по второму синхроимпульсу СБМУ будет сформирован уже достоверный адрес, с появлением которого начинается достоверная выборка следующей микрокоманды. По сравнению с рассмотренными тактами эта выборка начинается позже, что вызывает увеличение длительности такта. Сигнал для блока 4 синхронизации, идентифицирующий режим "длинного" такта, выдает блок 6 фиксации, который фиксирует различное состояние своей конвейер-. ной памяти (оно равно состоянию ПР) и состояние сигнала переноса Cl переключением своего первого выхода в лог. "1".

Следует отметить (фиг;6), что по каждому из двух синхроимпульсов СБМУ блок 2 выполняет формирование адреса и флаговые операции. По первому синхроимпульсу СБМУ флаговые операции будут выполняться недостоверно, так как отсутствует в этот момент сигнал переноса Cl из операционного блока

3. Однако к концу такта по второму синхроимпульсу СБМУ происходит правильное выполнение флаговых операций, т.е. в итоге они будут выполнены достоверно. Что касается операций формирования адреса А, то по второму синхроимпульсу СБМУ происходит подтверждение кода, сформированного по первому синхроимпульсу СБМУ (при безусловных переходах и! при услов7 1361572 8 ных переходах для случая равенства состояний ПР и 01), так как УА не меняется. Если при условном переходе состояния ПР и Сl не.совпадают, то

6 по второму синхроимпульсу СБМУ проис- ходит формирование нового адреса А, по которому в блоке 1 памяти микрокоманд начинается выборка достоверной микрокоманды (этот случай иллюстрируется веткой "2" на фиг.6).

Такты с условными переходами при совпадении состояний ПР и Сl иллюстрируются веткой "1" на фиг.6. Такт с безусловным переходом осуществляется в соответствии с веткой "1 с той разницей,что блок 6 фиксации принудительно удерживается в состоянии лог. "О", что эквивалентно равенству ПР и Cl, при котором фиксатор 6 формирует лог. "0".

Таким образом, импульсы, формируе- ° мые блоком 4 синхронизации, имеют следующие функции.

Первый выход: выполнение микро- 25 инструкции операционным блоком 3 (синхроимпульс СОБ).

Второй выход: формирование адреса

А следующей микрокоманды блоком 2 микропрограммного управления (первый синхроимпульс СБМУ), выполнение флаговых операций, формирование достоверного адреса А для условных перехо дов при ПР— Cl блоком 2, фиксирова- ние результата сравнения состояний

ПР и Cl в фиксаторе 6 (второй синхроимпульс СБМУ).

Третий выход: разрешение выдачи информации блоку 1 памяти микрокоманд, запись информации в буферный 4О регистр 5, запрещение выдачи информации буферным регистром 5, запрещение выдачи сигнала переноса Сl операционному блоку 3, установка в лог. "Он фиксатора 6 смены состояний. 4>

С появлением дополнительных блоков (буферный регистр 5, блок 6 фиксации смены состояний) число функций управления блока 4 синхронизации возрастает более чем втрое. Однако для их обеспечения требуется ввести только один дополнительный выход блока

4 синхронизации, что не влечет за собой существенных его усложнений по сравнению с известным устройством.

Буферный регистр 5 обеспечивает одновременность переключения разрядов микрокоманды, что увеличивант надежность функционирования микропроцессора; кроме того, не требуется подбор микросхем ПЗУ блока блока 1 памяти микрокоманд (по времени выборки информации), что упрощает изготовление микропроцессора и практически исклюI чает потери микросхем памяти. Фиксатор 6 смены состояний обеспечивает укороченный такт для большинства условных переходов, увеличивая быстродействие микропроцессора. При этом в "длинных" условных переходах не производится никаких процедур запоминания исходного адреса и не организуются дбполнительные такты для возвращения на правильную ветку программы: достоверный адрес формируется в течение одного такта (по длительности, равного такту с условным переходом известного устройства), при этом последовательность и временные задержки синхроимпульсов от начала такта остаются постоянными независимо от типа перехода.

Сигналом на входе условной синхронизации УС блока 4 синхронизации с соответствующего поля микрокоманды производится запрещение (сигналом лог. "0") выдачи синхроимпульса СОБ на операционный блок 3. Режим услов- ной синхронизации применяется в тактах, в которых используется сигнал переноса Cl (он формируется блоком 3 независимо от синхроимпульсов

СОБ) и не требуется изменение содержимого внутренних регистров операционного блока 3 (которое происходит по синхроимпульсу СОВ).

На фиг.2 приведен пример функциональной схемы блока 6 фиксации. Функцию конвейерной памяти выполняет элемент 12 задержки, операцию сравнения выполняет элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 11, результат которой фиксируется в триггере 14 по уровню лог. "0" на его входе записи (этот- вход является синхровходом блока 6 фиксации).

Сигнал ПР запоминается в элементе 12 задержки до момента появления достоверного сигнала переноса Cl, затем сигналы ПР и Cl сравниваются в элементе 11 и результат поступает на информационный вход триггера 14.

Равенство ПР и Cl приводит к формированию лог. "0" на выходе элемента

11, запись его в триггер 14 приводит к подтверждению его исходного состояния (этот триггер 14 сбрасывается в начале такта си налом с третьего

136!572

10 выхода синхронизатора 4). Если ПР и

С! не.равны в триггер 14 записывается лог. "1". Если на вход признака перехода ПП с соответствующего по6 ля микрокоманды будет подан сигнал лог. "1" (переход в текущем такте является безусловным), то этот сигнал, проходя через элемент ИЛИ 13, принудительно удерживает триггер 14 )О в состоянии лог. "0", не позволяя ему реагировать на сигнал записи (синхроимпульс СБМУ).

На фиг.3 и 4 приведены примеры реализации генератора 7, формировате- !5 лей 8-10 и временные диаграммы их работы. Длительность "короткого" такта определяет элемент 15 задержки и элемент И-ИЛИ-НЕ 17, при "длинном" такте добавляется задержка в эле- 20 менте 16 задержки. Четыре отвода от элементов 15 и 16 обеспечивают фиксированные временные задержки относительно начала такта (сигнала с первого вывода генератора 7). Дополнительный вход ИЛИ элемента 17 используется для остановки генерации (сигнал лог. "1" на входе запуска генератора удерживает выход элемента

17 в состоянии лог. "0"). Сигналы 30 с управляющих входов генератора 7 поступают на первые входы И элемента

17, эти сигналы являются парафазными: их состояние равно 10 или 01i т.е. всегда открыто только одно из плеч ЗБ элемента 7.3). Формирователи 8-10 запускаются положительным фронтом.

Длительности формируемых импульсов определяются элементами 19, 21 и 22, 24 задержки с инверсией, входящими в 40 состав формирователей 8-10. Логика импульсов определяется типом логичес" кого элемента в формирователях 8-10: элементом И 18, элементом И-ИЛИ-НЕ

20 и элементом И-НЕ 23 соответствен- 4Б но. Третий вход элемента 23 соединен с входом условной синхронизации (УС) синхронизатора. Сигнал лог. "0" на входе УС запрещает формирование импульсов формирователем 10 в режиме 50 условной синхронизации.

При реализации микропроцессора в качестве блока 2 используется микросхема К589 ИК1 (или К585ИК1), операционный блок 3 реализуется на микросхемах центрального процессор- . ного элементà К589 и схемы ускоренного переноса К589 ИКО3, буферный регистр 5 реализуется на микросхеме

К589 НР12 (многорежимньп буферный регистр — МБР). Блок 1 памяти микрокоманд можно выполнить на микросхемах ПЗУ 556 серии. Остальные блоки— на логических элементах 530 серии.

Формула изобретения

1.Микропроцессор, содержащий блок памяти микрокоманд, блок управления последовательностью микрокоманд, операционный блок, блок синхронизации, причем выход переноса операционного блока и выход признака переноса блока памяти микрокоманд объединены и подключены к входу признака переноса управления последовательностью микрокоманд, выход признака переноса которого соединен с входом переноса операционного блока, информационный и адресный выходы которого являются соответственно информационным и адресным выходами микропроцессора, первый и второй информационные входы которого "соединены соответственно с первым и вторым информационными входами операционного блока, входы команды и записи команды микропроцессора соединены соответственно с входами команды и записи команды блока управления последовательностью микрокоманд, выход адреса .которого соединен с входом адреса блока памяти микрокоманд, выходы с первого по шестое поле местного управления блока памя- ° ти микрокоманд соединены соответственно с входом управления адресом и входом управления флагом блока управления последовательностью микрокоманд, с выходом управления внешним устройством микропроцессора, с входом микрооперации и входом мас-: ки операционного блока, с первым входом признака режима блока синхро" низации, первый и второй выходы которого соединены соответственно с входами синхронизации операционногоблока и блока управления последовательностью микрокоманд, вход запуска микропроцессора соединен с входом запуска блока синхронизации, отличающийся тем, что, с целью повышения быстродействия, в него введены буферный регистр, блок фиксации смены состояний, причем выходы с первого по шестое поле местного управления блока памяти ми72 12 триггера, первый и второй входы сброса блока фиксации смены состояний соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с входом сброса триггера.

2.Микропроцессор по п.1, о т л и— ч а ю шийся тем, что, блок синхронизации содержит с первого по шестой элементы задержки, первый и второй элементы И-ИЛИ-НЕ, элемент И, элемент И-НЕ, причем вход запуска блока соединен с первым входом первого элемента И-ИЛИ-НЕ, выход которого соединен с входами первого и третьего элементов задержки и с первым входом элемента И, выход третьего элемента задержки соединен с вторым входом элемента И, выход которого является вторым выходом блока, первый выход первого элемента задержки соединен с входом четвертого элемента задержки и с первым входом второго элемента И-ИЛИ-НЕ, выход которого является третьим выходом блока, выход четвертого элемента задержки соединен с вторым входом второго элемента

И-ИПИ-НЕ, первый выход второго элемента задержки соединен с третьим входом второго элемента И-ИЛИ-НЕ и с входом пятого элемента задержки, выход которого соединен с четвертым входом второго элемента И-ИЛИ-НЕ, второй выход второго элемента задержки соединен с первым входом элемента

И-НЕ и с входом шестого элемента задержки, выход которого соединен с вторым входом элемента И-НЕ, первый вход признака режима блока соединен с третьим входом элемента И-НЕ, выход которого является первым выходом блока, второй и третий входы признака режима блока соединены соответственl но с вторым и третьим входами элемента И-ИЛИ-НЕ, второй выход первого элемента задержки соединен с четвертым входом первого элемента

И-ИЛИ-НЕ и входом второго элемента задержки, третий выход которого соединен с пятым входом первого элемента И-ИЛИ-НЕ.

11 13615 крокоманд соединены с соответствующими полями информационного входа буферного регистра, выход признака переноса блока памяти микрокоманд сое5 динен с информационным входом блока фиксации смены состояний, первый и второй выходы которого соединены соответственно с вторым и третьим входами признака режима блока синхро" 0 низации, третий выход которого соединен с первым входом сброса блока фиксации смены состояний, с входом разрешения выдачи блока памяти микрокоманд, с входом записи и входом раз- 15 решения выдачи буферного регистра, с входом разрешения выдачи переноса операционного блока, второй выход блока синхронизации соединен с синхровходом блока фиксации смены сос.-:. тояний, выход признака перехода блока памяти микрокоманд соединен с соответствующим разрядом информационного входа буферного регистра и с вторым входом сброса блока фиксации 25 смены состояний, кроме того, выходы с первого по седьмое поле местного управления буферного регистра соединены соответственно с входом управления адресом и входом управления фла- 30 гом блока управления последовательностью микрокоманд, с выходом управления внешним устройством микропроцессора, с входом микрооперации и входом маски операционного блока, с первым входом признака режима бло-. ка синхронизации, с вторым входом сброса блока фиксации смены состоя.=ний, причем блок фиксации смены состояний содержит элемент ИСКЛОЧАЮЩЕЕ 40

ИЛИ, элемент задержки, элемент ИЛИ и триггер, информационный вход блока. фиксации смены состояний соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ и с входом элемента задержки, вы- 45 ход которого соединен с вторым вхо-. дом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с информационным входом триггера, прямой и инверсный выходы которого являются соответст- 50 венно первым и вторым выходами блока фиксации смены состояний, синхровход которого соединен с синхровходом

1361572

136 )572

1361572

КОМ

Выбрана начальная макрокоманда

Часа Запоминание тоР состояния

ПР

Рормиро3аное адреса,4 следуюи ей мик ктаноы

ПЬчял Начало оь бормокро- ко микрокома коиа4 ды Рормиро ание

Об согнала пе

НОСа Cl

Выполнение

@nazoоык опер. Форииробание адреса А микро команды

Сраонение состоянии

/7Ри С1а дщк

СОД, PP3ghb!57

Выполнение мокроинсщр.

ПР и ET pub (произошло па7т8еркдеиое адреса микроиои.1

Я =Ф

Начало ыбора достойрноо мижокомонй т а дресуА

Зп гршение

Ьборки микрококанИ

Помять 3абершение окро- ЗьМорки

waal иилрокоман3ы

Составитель А.Сошкин

Техред А.Кравчук Корректор И.Пожо

Редактор В.Бугренкова

Заказ 6292/49 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1.13035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Бму

1-ад синх оип. бМУ»

Z- U синх омп, йммь

Рй/@ЮощЫ

Фксатор

cuexроимп.

Память ок)70" команд

Об сидр омп.

Havana деШи ороции молроинструкии F