Процессор дискретного преобразования фурье

 

Изобретение относится к специализированным средствам цифровой вы-: числительной техники, предназначенным для выполнения процедуры дискрет- - ного преобразования Фурье, и может быть использовано в системах цифровой обработки сигналов в реальном масштабе времени. Цель изобретения - повышение быстродействия. Поставленная цель достигается за счет того, что в состав процессора входят блок L-точечного дискретного преобразования Фурье 1, выходной блок 2, узел удвоения 3, интерполятор 4, элемент задержки 5, вычитатель 6, элемент задержки 7 и сумматор 8. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

ÄÄSUÄÄ 1361574 (50 4 G 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

F 2(281

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4097683/24-24 (22) 25.07.86 (46) 23.12.87. Бюл. У 47 (72) А.Г.Голубев (53) 681.32(088.8) (56) Рабинер Л., Гоулд Б. Теория и применение цифровой обработки сигналов.- М.: Иир, 1978.

Кочемасов В.Н. и др. Комбинированные Фурье -.процессоры.- Зарубежная радиоэлектроника, 1985, 11 2, с. 52. (54) ПРОЦЕССОР ДИСКРЕТНОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к специализированным средствам цифровой вы-: числительной техники, предназначенным для выполнения процедуры дискрет" ного преобразования Фурье, и может быть использовано в системах цифровой обработки сигналов в реальном масштабе времени. Цель изобретенияповышение быстродействия. Поставленная цель достигается за счет того, что в состав процессора входят блок

L-точечного дискретного преобразования Фурье 1, выходной блок 2, узел удвоения 3, интерполятор 4, элемент задержки 5, вычитатель 6, элемент за-. держки 7 и сумматор 8. 2 ил.

1361574

Изобретение относится к специализированным средствам цифровой вычислительной техники, предназначенным для выполнения процедуры дискретного преобразования Фурье (ДПФ), и может быть использовано в системах цифровой обработки сигналов в реальном масштабе времени.

Целью изобретения является повышение быстродействия.

На фиг.l представлена схема процессора; на фиг.2 — временные диаграммы его работы.

Процессор дискретного преобразования Фурье (фиг.l) содержит блок

L-точечного дискретного преобразования Фурье (ДПФ) 1, выходной блок 2, узлы удвоения (спектрального разрешения) 3.1-3.М, каждый из которых содержит интерлолятор 4, элемент 5 задержки, вычитатель 6, элемент 7 задержки и сумматор 8.

Устройство работает следующим образом.

Входной массив из L комплексных выборок 1-го сегмента анализируемого сигнала параллельно подается в течение интервала времени О-(L-1)Ь на вход блока 1 ° Далее в течение интервала времени L g -(2L-1)4 на вход блока 1 подается массив из L выборок

2-го сегмента и т.д.

Подобная динамика обновления

1 входного массива может быть рбеспечена, например, включением перед входом блока 1 буферного запоминающего устройства (ЗУ), имеющего входной коммутатор, два многоразрядных регистра сдвига и выходной коммутатор.

Входной коммутатор подключает к входу буферного ЗУ вход 1-ro (2-го) регистра сдвига при подаче управляющего импульса на его 1-й (соответственно 2-й) управляющий вход. Выход-: ной коммутатор подключает к выходу буферного ЗУ выход 1-го (2-го) регистра сдвига при подаче управляющего импульса на его 1-й (соответственно 2-й) управляющий вход. Разноимен-::. ные управляющие входы коммутаторов попарно объединены и образуют 1-й и

2-й управляющие входы буферного ЗУ.

Входы тактирования (сдвига) 1-го и

2-го регистров сдвига являются соответственно 3-м и 4-м входами тактирования буферного ЗУ. С момента включения входной коммутатор в течение L тактов работы подключает к входу буферного ЗУ вход l-го регистра сдвига, выполняющего в этот период времени функцию 1-й линии задержки с

5 отводами (под входом регистра подразумевается входная шина последовательного кода в каждом разряде кода последовательности обрабатываемых выборок). По завершении (L-1)-го такта осуществляется подключение выходным коммутатором на период времени L.ь -(2Т;1) Ь выходной шины параллельного кода 1-ro регистра сдвига (в каждом„.разряде), т.е. отводов 1-й

15 линии задержки к векторному входу блока 1; при этом на указанный период времени 1-й регистр выполняет функцию совокупности из L многоразрядных регистров хранения, а входным

20 коммутатором осуществляется подключение к входу буферного ЗУ входа

2-го регистра сдвига, который в этот период времени выполняет функцию

2-й линии задержки с отводами. Таким

25 образом, путем поочередного изменения функций двух регистров обеспечивается поочередная подача на вход блока 1 массивов входных выборок. В процессе функционирования буферного

30 ЗУ реализуется подача синхроимпульсов с частотой f=l/Ь на вход "УЗ" того из регистров сдвига, который в данной фазе работы выполняет функцию линии задержки с отводами.

Принцип действия .процессора состоит в следующем. Пусть, например, М=

= 8 и N = N = L M. В этом случае все о . Узлы удвоения спектрального разрешения работают в "скачущем" режиме. В

40 момент времени t, на вход блока 1 поступает совокупность выборок 1-ro сегмента отрабатываемого сигнала.

В момент и на выходе блока 1 форми-, руются результаты ДПФ 1-ro входного

45 массива. В момент t< на выходе блока

1 формируются результаты ДПФ 1-го входного массива. В момент t< на выходе интерполятора 4 формируется

L интерполированных коэффициентов я0 Be, соответствующих L-точечному разложению входного сигнала по гармоническим составляющим, частоты которых расположены в серединах частотных интервалов между частотами, соответствующими коэффициентам ДПФ А„.

Гармонические составляющие, соот2uk п ветствующие ДПФ (А expj — — — ) имеК L

1361574 ют периоды, укладывающиеся ровно К (целое число) раз на интервале разложения в L точек. Поэтому суммирование значений А к и А„„эквиваК 5 лентно спектральному разложению входного сигнала по составляющим вида

2 к Кп

exp — — — —, где К вЂ” четное. Гар2Ь монические составляющие, разложение по которым дает значения Ве, соответ(K +0,5)n ствуют частотам expj

21. периоды которых на интервале в L точек укладываются К + 0,5 раз (т.е. 15 они заканчиваются в конце интервала фазой и ). Следовательно для фазовой

"сшивки" базисных функций разложения, соответствующих коэффициентам Ве, необходимо повернуть фазу коэффициента 2р

В . „, относительно фазы коэффициен1 та Ве ° на и у что и реализуется выI читанием в вычитателе 6. Из сказанного следует, что для имитации удвоения числа точек разложения необхо- 25 димо реализовать векторное сложение массивов чисел А„ и А„ „,, и вычик„n тание массивов чисел В е и Ве е, еn-t полученных по смежным (неперекрывающимся) во времени сегментам входно- 30 го сигнала. В результате получаем разложение сигнала по составляющим (1 2 Кп вйда А ехр -- — — —, где при к, 2L ! четных К взяты результаты с выхода вычитателя 6, а при нечетных— с выхода сумматора 8.

При повторении подобной итерации удвоения числа точек разложения В уз 411 ле 3.2 необходимо учитывать, что для этого блока входной массив соот-: ветствует уже разложению на интервале в 2Ь точек, т.е. в узле 3.2, в скачущем режиме все операции могут выполняться в 2 раза реже, чем в блоке 1, но и при этом размерности входного и выходного массивов составляют

2L и 4Lp соответственно, т.е. в 2 раза превьппают размерности массивов на входе и выходе узла 3.1. Каждый узел З.К отличается от узла З.К-1 замедлением (при работе в скачущем режиме) в 2 раза темпа поступления входного массива и увеличением в 2 раза его размерности. Под скачущим понимаем такой режим работы узла ЗК, когда в нем блоки 8 и 6 отрабатывают свои функции один раз за два периода обновления информации на входе этого каскада (т.е. вычитателем 6 реализуется векторное вычитание массива, полученного при нечетном шаге обновления массива на входе этого каскада, полученного на предыдущем четном шаге обновления; аналогично в сумматоре 8 реализуется векторное суммирование).

При необходимости реализации спектрального анализа с обновлением на М = М/2 точек. последний узел удвоения 3 Km работает в скользящем режиме. В последнем случае блоки 8 и

6 в этом каскаде отрабатывают свои функции один раз за каждый период обновления информации на входе этого каскада. При необходимости обновления на М,= N/4 в скользящем режиме работают последний и предпоследний узлы

3m и ЗК,(приМ = 8 это узлы 3.3 и

3.2). Отличие этого режима от имевше

ro место прн N = N/2 состоит в том, что темп обновления массива на выходе узла 3.2 совпадает с темпом обновления массива на его входе (т.е. понижения темпа в 2 раза не происходит) что влечет за собой в этом случае двойную нагрузку на узел 3.3.

Формула изобр етения

Процессор дискретного преобразования Фурье, содержащий блок L-то». чечного дискретного преобразования

Фурье и выходной блок, выход которого является информационным выходом процессора, информационным входом которого является информационный вход блока Ь-точечного дискретного преобразования Фурье, выход результата которого подключен к входу выходного блока, отличающийся тем, что, с целью повышения быстродействия, выходной блок содержит log M (M = N/Ü, N — размер обрабатываемой входной последовательности) узлов удвоения, причем выход i-ro (i

1, М-1) узла удвоения подключен к входу (i+1)-го узла удвоения, выход

М-ro узла удвоения является выходом выходного блока, выходом которого является вход первого узла удвоения, причем 1-й (j = 1,И) узел удвоения содержит сумматор, вычитатель, два элемента задержки и интерполятор, вы-, ход которого подключен к информацион1361574 е Ъ

Ю Ф

Составитель А.Баранов

Техред А.Кравчук Корректор О.Кравцова

Редактор В.Бугренкова

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ному входу первого элемента задержки, первый и второй выходы которого подключены соответственно к первому и второму входам сумматора, выход которого соединен через монтажное ИЛИ с выходом вычитателя и является выходом узла удвоения, входом которого явля-, ются соединенные между собой вход интерполятора и информационный вход второго элемента задержки, первый и второй выходы которого подключены

5 соответственно к первому и второму входам вычитателя, а тактовые входы первого и второго элементов задержки соединены между собой и являются

j-м тактовым входом процессора..