Синтезатор частот

 

Изобретение относится к радиотехнике и обеспечивает расширение динамического диапазона и повьппение линейности детектирования. Выбором -величины резистора 3 достигается такое положение, когда на входном конденсаторе (к) 2 возникает напряжение, равное величине изменения напряжения на К 8, чем определяется стабильность угла отсечки входного напряжения в базоэммитерном переходе транзистора 1 при измерении уровня ВЧ-сигнала,. и тем самым обеспечивается расширение динамич. диапазона и повышение линейности детектирования. 1 ил. сл со О) со 4 СЛ

„„SU„„1363457 А 1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

< 0 4 Н 03 L 7/18 ф Ъlg

i

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ.(21) 3897375/24-09 (22) 20.05.85 (46) 30.12.87. Бюл. У 48 (72) Г.Н.Прохладин и Г1.Я.Осетров (53) 621.373.42 (088.8) (56) Авторское свидетельство СССР

N 1172011, кл. Н 03 L 7/18, 1984.

Авторское свидетельство СССР

Р .1234966, кл. Н 03 L 7/18, 1984 (прототип). (54) СИНТЕЗАТОР ЧАСТОТ (57) Изобретение относится к радиотехнике и обеспечивает расширение динамического диапазона и повышение линейности детектирования. Выбором

-величины резистора 3 достигается такое положение, когда на входном конденсаторе (К) 2 возникает напряжение, равное величине изменения напряжения на К 8, чем определяется стабильность угла отсечки входного напряжения в базоэммитерном переходе транзистора 1 при измерении уровня ВЧ-сигнала,.и тем самым обеспечивается расширение динамич. диапазона и повышение линейности детектирования. 1 ил.

1 13634

Изобретение относится к радиотехнике и может быть использовано в приемо-передающей аппаратуре ив контрольно-измерительных устройствах.

Цель йзобретения — повышение быстродействия синтезатора частот.

На чертеже представлена структурная электрическая схема синтезатора частот. 10

Синтезатор частот содержит управляемый генератор 1, смеситель 2, делитель 3 частоты с переменным коэффициентом деления (ДПКД), коммутатор

4, импульсно-фазовый детектор (ИФД) 15

5, фильтр 6 нижних частот, генератор опорной частоты 7, умножитель 8 частоты, делитель 9 частоты с фиксированным коэффициентом деления (ДФКД), -инвертор 10, формирователь 11 одиноч- 20 ного импульса, регистр 12 сдвига,цифровой частотно-фазовый детектор (ЦЧФД)

13, цифровой интегратор 14, цифроаналоговый преобразователь (ЦАП) 15,анализатор 16 кода, первый 17, второй 18 2б и третий 19 элементы И, JK-триггер

20, счетчик 21 и D-триггер 22. При этом ЦЧФД 13 содержит регистр 23 кода частоты и второй счетчик 24, а цифровой интегратор 14 состоит из 30 сумматора 25 кодов и регистра 26 памяти.

Синтезатор частот работает следующим образом.

В определенный момент времени на выходе управляемого генератора 1 имеется некоторая частота, которая преобразуется в смесителе 2 и поступает на вход ДПКД 3. Эти элементы совместно с коммутатором 4, ИФД 5 и фильтром 40

6 образуют кольцо фазовой автоподстройки частоты. С выхода ДПКД 3 сигнал через формирователь 11 поступает на вход регистра 12 сдвига, который является синхронизатором для цепи 45 автопоиска, состоящей из ЦЧФД 13,цифрового интегратора 14 и ЦАП 15. На выходах регистра 12 сдвига получаются импульсные последовательности, которые определяют время установки кода 50 с выхода регистра 23 кода во втором счетчике 24 ЦЧФД 13, а также время начала и конца счета импульсов вторым счетчиком 24, запись информации в регистр 26 памяти цифрового интегратора 14 и переключают D-триггер 22.

Значение. кода М, поступающего на установочные входы второго счетчика 24, определяется из соотношения

57 пкд л

2 1 on

on где И д4 — коэффициент деления

ДПКД 3, Гд„ вЂ” частота генератора 7 опорной частоты; — длительность импульса формирователя 11, (Е -Е ) — задержка между импульса2 1 ми с первого и второго выходов регистра 12 сдвига.

С момента t, до t производится установка кода второго счетчика 24, с момента t < — счет импульсов с генератора 7 опорной частоты до момента t — останова счетчика 24. Если в момент останова счета на выходе второго счетчика 24 значение кода не будет равно нулю, то на вход первого элемента И 17 поступает разрешающий уровень, при наличии которого коммутатор 4, выполненный, например, в виде мультиплексора, соединяет вход

ИФД 5 с выходом инвертора 10. Значение кода на выходе реверсивного счетчика суммируется в сумматоре 25 цифрового интегратора 14 со значением кода на выходе регистра 26 памяти, и в момент Е4 по сигналу с выхода первого элемента И 17 полученная сумма записывается в регистр 26.Вновь полученное значение кода с выхода цифрового интегратора 14 изменяет напряжение на выходе ЦАП 15, в результате чего изменяется частота на выходе управляемого генератора 1.

Характеристика изменения частоты построена так, что код сигнала ошибки на выходе ЦЧФД 13 при этом приближается к нулевому значению. При этом на второй вход ИФД 5 поступает частота с выхода ДФКД 9, но сдвинутая инвертором 10 на 180О. Это обеспечивает постоянное напряжение на выходе фильтра 6. Процесс изменения частоты управляемого генератора 1 продолжается до тех пор, пока на выходе второго счетчика 24 не установится нулевой код. Тогда на инверсном выходе D-триггера 22 появляется сигнал, который запрещает прохождение импульса записи через первый элемент И 17, и коммутатор 4 соединяет первый вход ИФД 5 с выходом

ДПКД 3. При этом на выходе ЦАП 15 устанавливается постоянный код,коль1363457 цо фазовой автоподстройки включается и в синтезаторе частот устанавливаетгя режим фазовой синхронизации.

Если синтезатор частот выйдет из режима фазовой синхронизации, то вновь код на выходе ЦЧФД 13 будет отличен от нуля и на вход второго элемента И 18 через анализатор кода

16 поступает сигнал логической еди-. ницы. Если в этот момент на второй вход второго элемента И 18 поступает уровень логического нуля, то Dтриггер 22 по сигналу с регистра 12 сдвига переключается в единичное состояние. В таком же состоянии находится и ЛК-триггер 20, при этом заканчивается сигнал установки в нуль счетчика 21 и на входе третьего элемента И 19 устанавливается разрешающий уровень. Счетчик 21 начинает счет импульсов с генератора

7 опорной частоты, пока на его выходе не появится сигнал логической единицы, который обнуляет JK-триггер 20. При этом D-триггер 22 по сигналу с регистра 12 сдвига устанавливается в нулевое состояние и на установочном входе счетчика 21 появляется сигнал установки нуля.

После того, как с инверсного выхода

D-триггера 22 на второй вход первого элемента И 17 поступает разрешающий потенциал, включается цепь автопоиска, а коммутатор 4 соединяет вход ИФД 5 с входом инвертора 10. Если на выходе ЦЧФД 13 значение кода, соответствует нулевому, то на выходе второго элемента И 18 будет уровень логической единицы. При помощи сигнала с соответствующего выхода регистра 12 сдвига переключается Dтриггер 22, который дает запрет для первого элемента И 17, и коммутатор

4 подключает вход ИФД 5 к входу ДПКД

3. В этот момент начинается переходный процесс установления фазы колебаний управляемого генератора 1. Далее переключается JK-триггер 20, который блокирует второй элемент И 18 и разрешает счет импульсов счетчиком 21.

Блокировка держится до тех пор, пока на выходе счетчика 21 не появится логическая единица, которая устанавливает 3К-триггер 20 в нулевое состояние. Таким образом, если даже на выходе ЦЧФД 13 значение кода отлично от нуля, что возможно при переходном процессе, второй элемент И

18 не изменяет своего состояния, а следовательно, цепь автопоиска не включается повторно. Это обеспечивает устойчивость работы синтезатора частот в режиме переходного процесса, вследствие чего уменьшается время вхождения в синхронизм. Время блокировки определяется из расчета времени переходного процесса установления фазы.

10

Формула изобретения

15 дом регистра сдвига, с первым входом формирователя одиночного импульса и

Синтезатор частот, содержащий соединенные в кольцо управляемый генератор, смеситель, делитель частоты с переменным коэффициентом деления,ком20 мутатор, импульсно-фазовый детектор и фильтр нижних частот, последовательно соединенные генератор опорной частоты и умножитель частоты, выход которого подключен к другому входу

25 смесителя, последовательно соединенные цифровой частотно-фазовый детектор и цифровой интегратор, а также цифроаналоговый преобразователь, выход которого подключен к управляюще30 му входу управляемого генератора,анализатор кода, вход которого соединен с выходом цифрового частотно-фазового детектора, первый вход которого подключен к выходу генератора опорной частоты, 3К-триггер, D-триггер и счетчик, отличающийся тем, что, с целью повышения быстродействия, в него введены последовательно соединенные делитель частоты

40 с фиксированным коэффициентом деления и инвертор, последовательно соединенные формирователь одиночного импульса, регистр сдвига и первый элемент И, а также второй элемент И

4> и третий элемент И, при этом выход первого элемента И соединен с тактовым входом цифрового интегратора, выход которого подключен к входу цифроаналогового преобразователя, второй вход первого элемента И объединен с установочным входом счетчика и с управляющим входом коммутатора и подключен к инверсному выходу D-триггера, прямой выход которого соединен с 5-входом ЭК-триггера, тактовый вход

Которого объединен с первым входом третьего элемента И, с тактовым вхоСоставитель Ю.Ковалев

Редактор А.Orap Техред М.Дидык

Корректор М.Максимишинец

Заказ 6379/53 Тираж 900 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

1363457 е с входом делителя частоты с фиксиро- мента И подключены соответственно к ванным коэффициентом деления и под- выходу анализатора кода, к инверсноключен к выходу генератора опорной му выходу 3К-триггера и к D-входу Dчастоты, второй вход формирователя триггера, второй вход и выход третьодиночного импульса соединен с выхо- его элемента И соединены соответстдом делителя частоты с переменным ко- венно с прямым, выходом 3К-триггера эффициентом деления, второй, третий и с тактовым входом счетчика, выход и четвертый выходы регистра сдвига которого подключен к установочному соединены соответственно с вторым 10 входу JK-триггера, выход делителя входом цифрового частотно-фазового частоты с фиксированным коэффициендетектора, с управляющим входом циф- том деления соединен с вторым входом рового частотно-фазового детектора, импульсно-фазового детектора, а выс тактовым входом D-триггера, первый ход инвертора подключен к второму и второй входы и выход второго эле- 1б входу коммутатора.