Постоянное запоминающее устройство

 

Изобретение относится к области вычислительной техники, в частности к технике запоминающих устройств, и может быть использовано в вычислительных комплексах в качестве постоянного запоминающего устройства. Цель изобретения - уменьшение времени изменения информации и порьш1ение надежности - достигается введением в устройство блока адресных элементов, счетчика байтов, дешифратора байтов, элемента И, триггера, элемента ИЛИ и блока разрешения выдачи данных. С появлением сигнала Обращение к устройству на синхронизирующем входе триггера 14 на его выходе устанавливается единичный сигнал, который разрешает прохождение импульсов с второго выхода магистрали 9 управления через элемент И 13 на счетный вход счетчика 12. С его выхода импульсы поступают на входы дешифратора 11, выходные сигналы которого поступают поочередно на вторые входы секций 18, 19, 20 блока 16. Сигналы с выходов дешифратора 11 поступают на входы элемента ИЛИ 15, с выхода которого они проходят на счетный вход счетчика 2, изменяя его состояние, в результате чего осуществляется выборка второго, третьего и четвертого байтов (Л 00 О) ел оо / ff v

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„90„„1365130 А1 (51) 4 G 11 С .17/00

Kr(:N038A%

, a, Ф

&%и1МД1ВА

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4084708/24-24 (22) 10.07.86 (46) 07.01.88. Бюл. Ф 1 (71) Московский текстильный институт им. А.Н.Косыгина (72) А.М.Иванов (53) 681.327.66 (088.8) (56) Шигин А.Г. и др. Цифровые вычислительные машины. — М.: Энергия, 1975, с. 269.

Аналоговые и цифровые интегральные микросхемы: Справочное пособие. /Под ред. С.В.Якубовского. — М.: Радио и связь, 1984, с. 259. (54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники, в частности к технике запоминающих устройств, и может быть использовано в вычислительных комплексах в качестве постоянного запоминающего устройства. Цель изобретения — уменьшение времени иэменения информации и повышение надежности — достигается введением в устройство блока адресных элементов, счетчика байтов, дешифратора байтов, элемента И, триггера, элемента ИЛИ и блока разрешения выдачи данных. С появлением сигнала "Обращение к устройству на синхронизирующем входе триггера 14 на его выходе устанавливается единичный сигнал, который разрешает прохождение импульсов с второго выхода магистрали 9 управления через элемент И 13 на счетный вход счетчика 12. С его выхода импульсы поступают на входы дешифратора 11, выходные сигналы которого поступают поочередно на вторые входы секций 18, 19, 20 блока 16. Сигналы с выходов дешифратора 11 поступают на входы элемента ИЛИ 15, с выхода которого они проходят на счетный вход счетчика 2, изменяя его состояние, в результате чего осуществляется выборка второго, третьего и четвертого байтов

1365l30 информации из блока 5 памяти. Считан— ный байт информации поступает через соответствующую секцию блока 16 на числовой регистр 7. Как только на нем окажется записанным полнораэрядное слово, оно через блок 8 поступает

Изобретение относится к вычислительной технике, в частности к технике запоминающих устройств, и может быть использовано в вычислительных комплексах в качестве постоянного 5 запоминающего устройства.

Целью изобретения является уменьшение времени изменения информации в устройстве и повышение его надежности.

На чертеже приведена функциональная схема предлагаемого устройства.

Устройство содержит первый блок 1 элементов И, счетчик 2 адреса, дешиф1г ратор 3 адреса, адресный формирователь 4, блок 5 памяти, блок 6 усилителей считывания, числовой регистр

7, блок 8 разрешения выдачи данных, вход 9 сброса, адресный вход 10, дешифратор 11 байтов, счетчик 12 байтов, элемент И 13, триггер 14, элемент ИЛИ 15, второй блок 16 элементов И, состоящий из секций 17-20, выход 21 и синхрониэирующие входы

22 — 25. Блок 8 разрешения выдачи данных может быть выполнен на элементах И, каждый из которых имеет два входа.

Устройство работает следующим образом.

С входа 9 сброса устройства на входы установки нуля счетчика 2 адреса, счетчика 12 байтов, числового регистра 7 и триггера 14 поступает сигнал "Установка нуля", устанавли- 36 вая указанные блоки и элементы в исходное состояние. Вследствие того, что счетчик 12 байтов установлен в исходное состояние, кодовая комбинация сигналов с его выхода поступает 40 на дешифратор 11 байтов, возбуждая первый его выход.

Сигнал с первого выхода дешифратора 11 байтов поступает на второй на выход устройства. Таким образом, в предложенном устройстве при коррекции ранее записанной информации следует заменять только одну микросхему или изменить информацию только в ней.

1 ил. вход первой секции 17 блока 16 элементов И и на первый вход блока 1 элементов И. С приходом на третий вход блока 1 адресных элементов И сигнала "Обращение к устройству" с входа 10 устройства код адреса через блок 1 адресных элементов И записывается в счетчик 2 адреса.

Код адреса с выхода счетчика 2 адреса поступает на дешифратор 3 адреса, сигнал с которого приходит на формирователь 4. Сигнал с выхода формирователя 4 поступает на входы блока 5 памяти, выбирая по определенному адресу первый байт слова. Код первого байта слова через блок Ь усилителей считывания поступает одновременно на секции 17 — 20 блока 16 элементов И. Так как на второй вход первой секции 17 поступает сигнал с первого выхода дешифратора 11 байтов, первый байт слова через первую секцию 17 блока 16 элементов И эаписывается в соответствующую часть числового регистра 7.

Сигнал с первого выхода дешифратора 11 байтов поступает на вход установки единицы триггера 14. С приходом на второй синхрониэирующий вход триггера 14 сигнала "Обращение к устройству" триггер 14 устанавливается в состояние "1", Сигнал "Обращение к устройству и сигнал с выхода триггера 14 разрешают прохождение импульсов через элемент И 13 на счетный вход счетчика 12 байтов. С приходом каждого импульса на счетный вход счетчика

12 байтов его состояние изменяется, сигналы с его выхода поступают на дешифратор 11 байтов. Сигналы с этих выходов поступают поочередно на вторые входы секций l8 — 20 блока 16 элементов И.

30 з 13651

Сигналы с выходов дешифратора 11 байтов поступают на элемент ИЛИ 15, с выхода которого сигналы поступают на счетный вход счетчика 2 адреса

5 изменяя его состояние, а вследствие этого, выбирая второй, третий и соответственно четвертый байт информации иэ блока 5 памяти. Считанный байт информации поступает через соответствующую секцию блока 16 элементов И в числовой регистр 7. И как только полноразрядное слово окажется записанным в числовой регистр 7, оно через блок 8 разрешения выдачи данных 15 при поступлении на его управляющий вход сигнала "Разрешить выдать данII ные поступает на выход 21 устройства °

Введение в устройство блока адрес- 20 ных элементов И, дешифратора байтов, счетчика байтов, элемента И, триггера, элемента ИЛИ, блока выходных элементов И, а также блока разрешения выдачи данных позволяет при коррекции 25 ранее записанной информации заменить только одну микросхему или изменить информацию только в одной микросхеме, в которой записан определенный законченный массив полнораэрядных слов. 30

Размерность этого массива определяется как используемой микросхемой памяти, так и системными требованиями.

Предлагаемое устройство позволяет производить изменение информации от35 дельных адресов путем смены или перезаписи информации не всех микросхем памяти, используемых в устройстве, а только тех, в которых записаны подлежащие. корректировке слова. 40

Формула изобретения

Постоянное запоминающее устройст- 45 во, содержащее последовательно соединенные счетчик адреса, дешифратор адреса, адресный формирователь, блок памяти и блок усилителей считывания, числовой регистр, вход установки нуля 50 которого является входом сброса устройства и соединен с входом установки нуля счетчика адреса, первый синхрониэирующий вход счетчика адреса является первым синхронизирующим входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства и повышения его надежности, в него введены первый и второй блоки элементов И, счетчик байтов, дешифратор байтов, элемент

И, триггер, элемент ИЛИ и блок разрешения выдачи данных, выхоД которого является выходом устройства, информационный вход блока разрешения выдачи данных соединен с выходом числового регистра, информационный вход которого соединен с выходом второго блока элементов И, управляющий вход блока разрешения выдачи данных соединен с первым синхронизирующим входом счетчика адреса, первый вход второго блока элементов И соединен с выходом блока усилителей считывания, вход установки нуля счетчика байтов соединен с входом установки нуля счетчика адреса и с входом установки нуля триггера, вход синхронизации которого является вторым синхрониэирующим входом устройства и соединен с синхронизирующим входом счетчика байтов, вход установки единицы триггера соединен с первым выходом дешифратора байтов и с первым входом первого блока элементов И, второй вход которого является адресным входом устройства, второй вход установки нуля триггера соединен с последним выходом дешифратора байтов, выходы которого соединены с входами элемента ИЛИ, выход элемента

ИЛИ соединен со счетным входом счетчика адреса, второй синхронизирующий вход которого соединен с выходом первого блока элементов И, выход триггера соединен с первым входом элемента

И, второй вход которого является третьим синхронизирующим входом устройства., третий вход элемента И соединен с входом синхронизации триггера, выход элемента И соединен со счетным входом счетчика байтов, выход которого соединен с входом дешифратора байтов, выходы дешифратора байтов соединены с группой вторых входов второго блока элементов И, третий вход которого является четвертым синхрониэирующим входом устройства.