Запоминающее устройство

 

Изобретение относится к вычислительной технике, в частности к запоминаю1цим устройствам для накопле15 В НИН результата. Цель изобретения - повышение быстродействия запоминающего устройства. Поставленная цель достигается за счет обеспечения многоканальным накапливающим сумматором совмещения операций суммирования, записи и считывания текущей и предьщущей решающей статистики в одних и тех же ячейках ОЗУ для одних и тех же элементов разрешения за h периодов наблюдений в реальном масштабе времени. Устройство содержит регистры 1-4, элемент И 5, синхронизатор 6, сумматор 7, счетчики 8, 9, блоки памяти Ю, 11, триггер 12-, элемент ИЛИ 13, элемент 14 задержки. 3 ил. 17

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (gl) 4 G ll С 17/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

i%gg „ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

По ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3880929/24-24 (22) 02.04.85 (46) 23.07.87. Бюл. Ф 27 (72) Н;М.Гуров, N.M.Óñòèíîâ, В.Н.Ефи мов, В.Г.Белов, А.M.Áàðêoâñêèé ,и В.С.Алешин (53) 681.327.66(088.8) (56) Авторское свидетельство СССР

)1- 813416, кл. G 06 F 7/50, 1979.

Акимов П.С. Основы помехозащиты—

M. МВТУ им. Н.Э.Баумана, 1980, с. 42-44. .(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам для накопле„„SU„„1325564 A 1 ния результата, Цель изобретения— повышение быстродействия запоминающего устройства. Поставленная цель достигается за счет обеспечения многоканальным накапливающим сумматором совмещения операций суммирования, записи и считывания текущей и предыдущей решающей статистики в одних и тех же ячейках ОЗУ для одних и тех же элементов разрешения за a периодов наблюдений в реальном масштабе времени. Устройство содержит регистры 1-4, элемент И 5, синхронизатор

6, сумматор 7, счетчики 8, 9, блоки памяти )О, 11, триггер 12, элемент

ИЛИ 13, элемент 14 задержки. 3 ил. ф

1 13255

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам для накопления результата.

Цель изобретения — повышение бы5 стродействия запоминающего устройства, На фиг. l приведена функциональная схема запоминающего устройства; на фиг. 2 — функциональная схема синхронизатора; на фиг. 3 — эпюры,пояс- . няющие работу запоминающего устройства.

Запоминающее устройство (фиг, !) содержит регистры 1-4, элемент И 5, синхронизатор 6, сумматор 7, счетчики 8 и 9, блоки 10 и 11 памяти, триггер 12, элемент ИЛИ 13 и элемент 14 задержки. Вход регистра 1 является первым входом 15 устройства, вход синхронизатора 6 — вторым входом lб, а выход элемента 13 — выходом 17 устройства, Синхронизатор б содержит генератор

18 тактовых импульсов, счетчики 19 и

20 и элемент И 21.

В предлагаемом запоминающем устройстве выходы синхронизатора 6 подключены к входам регистров 3 и 4, l счетчиков 8и 9,волоков 10 и ll памяти, 30 триггера 12, элемента И 5 и элемента

14 задержки. Быхоц элемента 14 задержки подключен к входам регистров 1 и .2, счетчиков 8 и 9, блоков 10 и 11 памяти. Регистр 1, сумматор 7 и регистр 2 последовательно соединены. ЗВ

Выходы триггера 12 подключены к входам регистров 3 и 4, блоков 10 и 11 . памяти,и счетчиков 8 и 9. Выход регистра 2 соединен с информационными

Входами блоков 10 и 11 памяти. Счет- 40 чик 8, блок 10 памяти и регистр 3 последовательно соединены. Также последовательно соединены счетчик 9, блок 11 памяти и регистр 4, Элемент

ИЛИ 13 соединен с элементом И 5 и 46 регистрами 3 и 4. Выход элемента И 5 подключен к входу сумматора 7. Вход

15 регистра 1 является первым входом запоминающего устройства, вторым входом 16 которого является вход синхро- б0 низатора 6, а выходом 17 — выход элемента ИЛИ 13.

В синхронизаторе 6 генератор 18 тактовых импульсов, счетчик 19 и счетчик 20 последовательно соединены.

Входы элемента И 21 подключены к выходам генератора 18 тактовых импульсов и счетчика 19, Входом 22 синхронизатора 6 являются объединенные вто64

2 рые входы счетчиков 19 и 20. Первым

23, вторым 24 н третьим 25 выходами синхронизатора б соответственно являются выход элемента И 21, выход счетчика. 20 и первый выход счетчика 19.

На фиг, 3 обозначены импульсы 25-30 °

Запоминающее устройство (ЗУ) работает следующим образом, На вход 15 (ЗУ) поступает текущее значение статистики в виде К-разрядного цифрового параллельного двоичного кода последовательно для каждого

j-ro элемента из N элементов разрешения (например, по дальности, по времени и т.п.), где j=l N.

Сигнал, поступающий на вход 16 ЗУ, разрешает формирование импульсов 27, 29 и 30 (фиг, 3) на выходе синхронизатора 6. Вычисление решающей стати1 = Л стики S - = х . сводится к синхронно.f

1=1 му накоплению статистики х1 за п пе1 риодов наблюдений (i=1,...,n).

В 1-м периоде наблюдения в ЗУ на7 коплена статистика Я.= 2 х . для всех

1

1-1 из элементов разрешения. Триггер 12 находится в одном из двух своих устойчивых состояний, например в нулевом. При этом на его прямом выходе присутствует уровень логического "0", а на инверсном — уровень логической

"1". По окончании i-ro периода наблюдения на счетный вход триггера 12 поступает i+1-й импульс 29 (фиг. 3) с синхронизатора 6, свидетельствующий о начале +1-го периода наблюдения.

Счетчики 8 и 9 переводятся в режим установки кода исходного состояния, а триггер 12 изменяет свое устойчивое состояние и на его прямом выходе появляется уровень логической "1", ° а на инверсном — уровень логического "0".

Сигнал. логической "1" с прямого выхода триггера 12 поступает на информационный вход 1-ro младшего разряда счетчика 9 и информационные входы 2-1 старших разрядов счетчика

8, переводит блок 10 памяти в режим записи информации, поступает на вход регистра 3, запрещает запись и выдачу информации из него.

Сигнал логического "0" с инверсного выхода триггера. 12 поступает на информационныи вход 1-го младшего разряда счетчика 8 и информационные входы 2-1 старших разрядов счетчика

9, переводит блок 11 памяти в режим

1325564 чтения информации, поступает на вход регистра 4 и разрешает запись и выдачу информации из него, При наличии i+1-ãî импульса 29

5 (фиг, 3) синхронизации счетчик 8 т.устанавливается в свое (2 — 1) исходное состояние, а счетчик 9 в первое свое исходное состояние. Двоичный I-разрядный код .счетчиков 8 и 9 определяет адреса ячеек элементов памяти в блоках 10 и 11 памяти соответственно ° По окончании импульса 29 счетчики 8 и 9 переходят в режим суммирования импульсов 28, поступающих с элемента 14 задержки (фиг. 3) на их счетные входы. Элементом 14 эадержки передний и задний фронты импульсов 27 (фиг.3), вырабатываемых синхронизатором 6, задерживаются на величину, необходи20 мую для передачи информации из блока

10 памяти или 11 в регистр 3 или 4.

В i+1-м периоде наблюдения вычисление статистики S. =S +õ . для каж-!

i+s < (+1 25 дого из j элементов разрешения по времени происходит по принципу поточного метода обработки информации, при котором различные узлы схемы выполняют операции, соответствующие различным (соседним) интервалам раэреше- З0 ния по времени. Интервал разрешения по времени определяется периодом Т„ следования импульсов 27 (фиг. 3). Так как на счетные входы счетчиков 8 и 9 поступают одни и те же импульсы 28 35 (фиг. 3), У -е состояние счетчика 8 и Z.-e состояние счетчика 9 связыва-! ет соотношение У.=Е;-2, Перед появлением j-x импульсов 27 40 и 28 на выходах синхронизатора 6 и элемента 14 задержки (фиг. 3) на информационный вход регистра 1 поступает статистика х . j-го элемента разi4t решения по времени. В сумматоре 7 45 происходит суммирование статистики х,,,, поступающей с выхода регистра 1, с ранее накопленным значением ста-. тистики S1, поступающим с выхода регистра 4 через элементы ИЛИ 13 и 50

И 5. В блоке 10 памяти разрешается выборка У =j-2-й ячейки памяти и

)-1

h запись статистики Sl,, поступающей

1+11 на его информационный вход с выхода регистра 2, в эту ячейку памяти. В блоке 11 памяти разрешается выборка

Zl,=j-й ячейки памяти и выдача статистики на его выход из этой ячейки памяти.

При поступлении 1-го импульса 27 (фиг. 3) на тактовый вход регистра

4 в него записывается величина S ., 1 поступающая на его информационный вход с выхода блока 11 памяти. В регистр 3 информация не записывается.

При поступлении j-го импульса 28 (фиг. 3) на тактовые входы регистров 1 и 2, блока 10 памяти и счетные

/ входы счетчиков 8 и 9 происходит следующее. В блоках 10 и 11 памяти эа1прещается выборка ячеек памяти. В регистр записывается значение статис" тики х ... поступающей на его информационнйй вход, Значение статистики

S> с выхода сумматора 7 записывает-.

t41 ся в регистр 2, Счетчик 8 переходит в У; -е состояние и определяет адрес

У =j-1-й ячейки памяти блока 10 па) мяти. Счетчик 9 переходит в Z --e cocl тояние и определяет адрес Е =1+1-й ! ячейки памяти блока ll памяти.

При пропадании j-го импульса 28 (фиг. 3) на информационный вход регистра 1 поступает статистика х >+

1+1

j+l-го элемента разрешения по времени. В сумматоре 7 происходит суммирование статистики х1, поступающей

i+19 с выхода регистра 1, с ранее накопленным значением статистики SI поступающей-с выхода регистра 4 через элементы ИЛИ 13 и И 5. В блоке 10 памяти разрешается выборка У =j-1-й ячей3 1-1 ки памяти и запись статистики S

1-1 -1

jÊ

=S . +х 1,, поступающей на его информационный вход с выхода регистра 2. В блоке 11 памяти разрешается выборка г.-=j+1-й ячейки памяти и выдача статистики Б, из этой ячейки памяти.

1н

При поступлении j+1-го импульса

27 (фиг ° 3) на тактовый вход регистра 4 в него записывается величина

1н

S,, поступающая на его информационный вход с выхода блока 11 памяти.

В регистр 3 информация не записывается.

При поступлении j+1-го импульса 28 (фиг. 3) на тактовые входы регистров

1 и 2, блоков 10 и 11 памяти и счетные входы счетчиков 8 и 9 происходит следующее. В регистр 1 записывается значение статистики х1. поступающей

i+1 на его информационный вход. Значение статистики S,,„-=Б;+х;„ с выхода сумматора 7 записывается в регистр 2.

Счетчик 8 переходит в У;„-е состояние и определяет адрес У „=1-й ячейки памяти блока 10 памятй. Счетчик

9 переходит в Z. „-е состояние и on5 13255 ределяет адрес Е. =j+2-й ячейки па1+ I мяти блока 11 паМяти.

При пропадании j+1-го импульса 28 (фиг, 3) на информационный вход регистра l поступает статистики х ., 1 Ф1

j+2-го элемента .разрешения по времени. В сумматоре 7 происходит сумми1Ф1 рование статистики х ., поступающей

1+1 с выхода регистра 1, с ранее накопленным значением статистики S I., по1+1 ступающей с выхода регистра 4 через элементы ИЛИ 13 и N5. В блоке 10 памяти разрешается выборка У. -=j-й

1+1 ячейки памяти и запись статистики

S „=S;+x „, поступающей на его инфор- 15

3 мационный вход с выхода регистра 2, В блоке 11 памяти разрешается выборка 4 =1+2-й ячейки памяти и выдача

1г статистики S, на его выход из этой ячейки памяти, 20

Таким образом, статистика S., извлеченная иэ j é ячейки памяти блока памяти 1, просуммированная со статистикой х1„, запИсывается в j-ю ячейКу блока 10 памяти, Емкость счетчиков 8 и 9 и количество импульсов 27 и 28 больше, чем N+1.

При поступлении i+2-го импульса

29 (фиг. 3) блок 10 памяти переводится в режим считывания информации из него, блок 11 памяти переводится в режим записи информации в него, счетчик 8 устанавливается в исходное

Е =1-е состояние, счетчик 9 устанав- . ливается в исходное У,=-2 †1 -e состоя1 ние, разрешается запись и выдача ин35 формации из регистра 3 и запрещается запись и выдача информации из регистра 4, При пропадании i+2-го импульса 29 40 (фиг, 3) происходит накопление статистики S1 =S +х . „ для всех из N эле1+1 1+1 1+2 ментов разрешения по времени аналогично накоплению статистики S„ „. !

За и периодов наблюдении происходим 5 накопление решающей статистики S =

1=n

= 7:. х . при поочередном переключении

tat каналов записи и считывания. Емкость

j-x ячеек памяти блоков 10 и 11 па- g0 мяти больше, чем 2 и а общая емкость блоков 10 и 11 памяти больше, „е чем 2 2 п.

По окончании цикла из и периодов наблюдений начинается следующий цикл из п периодов наблюдений. Его начало определяется появлением 1-ro импульса

29 (фиг. 3). Б течение 1-го периода наблюдений синхронизатор 6 формирует

64 6 импульс 30 (фиг, 3) уровня логическоtt t1 го О, который поступает на вход элемента И 5 и запрещает прохождение решающей статистики S>, накопленной в предыдущем цикле наблюдений, с выхода элемента ИЛИ 13 через элемент

И 5:на вход сумматора 7. Поэтому в

1-м периоде наблюдений в ячейки памяти блока 10 или 11 памяти (в зависимости от состояния триггера 12) записана статистика S1=х, где х 1—

1 текущее значение статистики в первом периоде наблюдений.

Синхронизатор 6 (фиг, 2) работает следующим образом.

Генератор 18 тактовых импульсов вырабатывает -импульсы 26 (фиг. 3) с периодом повторения Т . При отсутствии сигнала на его входе 22 счетчики 19 и 20 находятся в нулевом состоянии, На прямом выходе 25 нулевого состояния счетчика 19 присутствует уровень логической "1", а на его инверсном выходе — уровень логического "0" который запрещает прохождение импульсов 26 через элемент

И 21 на выход 23. На инверсном выходе 24 нулевого состояния счетчика 20 присутствует уровень логической "1

При поступлении сигнала на вход

22 синхронизатор 6 начинает вырабатывать на своих выходах 23, 25 и 24 соответственно импульсы 27, 29 и 30 (фиг. 3). Емкость счетчика 19 больше, чем 3+1, а емкость счетчика 20 равна и. формула изобретения

Запоминающее устройство, содержащее первый регистр, выход которого подключен к первому входу сумматора, выход сумматора соединен с информационным входом второго регистра, первый блок памяти, третий регистр, синхронизатор, тактовый вход первого блока памяти соединен с тактовыми входами первого и второго регистров, отличающее с я тем, что, с целью повышения быстродеиствия запоминающего устройства, в него введены первый и второй счетчики, второй блок памяти, выход которого подключен к информационному входу четвертого регистра, выход которого соединен с первым входом элемента ИЛИ, выход элемента ИЛИ соединен с первым вхо- ° дом элемента И, выход которого подключен к элементу задержки, вход ко13255 торого подключен к первому выходу синхронизатора и тактовым входам третьего и четвертого регистров, а выход соединен с тактовыми входами перE вого и второго счетчиков блоков па5 .мяти и счетными входами первого и второго счетчиков, второй выход синхронизатора подключен к второму входу элемента И, выход которого соединен с

10 вторым входом сумматора, третий выход синхронизатора подключен к управляющим входам первого и второго счетчиков и счетному входу триггера, прямой выход которого соединен с после15 довательным информационным входом второго счетчика и параллельными информационными входами первого счетчика, а инверсный выход — с последовательным информационным входом перво,го счетчика и параллельным информа20 ционным входом второго счетчика, пря64 8 мой выход триггера соединен с входом сброса третьего регистра и управляющим входом первого блока памяти, а инверсный выход триггера — с вхо- . дам сброса четвертого регистра и управляющим входом второго блока памяти, адресные входы первого и второго блоков памяти подключены к выходам первого н второго счетчиков соответственно, первый вход второго блока памяти соединен с выходом второго регистра, выход третьего регистра подключен к второму входу элемента ИЛИ, выход которого является информационным выходом запоминающего устройства, ийформационный вход первого регистра является информационным входом запоминающего устройства, а стробирующий вход синхрониэаторастробирующим входом запоминающего устройства.

1 325564

27Л.Лй1лйл ЛЛ АЛ и ц.пййайл пл лл й.

Л ПЛ ПЛ

Заказ 3116/49

Тираж 589 Подпи сно е

ВНИИПИ Государственного комитета СССР по делаи изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Произврдственно-полиграфическое предприятие, r. Ужгород, ул, Проектная, 4

Составитель В. Теленков

Редактор Н.Лазаренко Техред A. Кравчук Корректор Л.Пилипенко