Дискретно-аналоговый интегратор

 

Изобретение относится к области аналоговой вычислительной техники и может быть использовано для интегрирования сигналов в ш .роком временном диапазоне. Цель изобретения - повыше ние точности интегрирования. Дискретно-аналоговый интегратор содержит интегрирутопщй усилитель 1 с накопитепь ными конденсаторами 2, демпфирующим конденсатором 3, включенным в цепь обратной связи усилителя 4, разрядными ключами 5 и зарядными ключами 6, двухпороговый компаратор 7, пороговый блок 8, реверсивный счетчик 9, цифроаналоговый преобразователь 10, счетный триггер 11,элемент И 12, элемент НЕ 13, D-триггер 14, элементы ИЛИ 15, 16 двухпороговый компаратор 17, элемент ИЛИ-НЕ 18, ключ 19, сумматор 20. Интегратор обеспечивает возможность интегрирования апериодического входного сигнала с нулевой изолинией. При этом в пределах зоны нечувствительности двухпорогового компаратора 17 происходят отключение интегрирующего усилителя от входного сигнала и переход интегрирующего уси- Ci лителя в режим хранения. Погрешности интегратора при нулевом сигнале в зависимости от времени интегрирования равны погрешности хранения интегрирующего усилителя и не превосходят погрешности дискретности при неограниченно длительном интегрировании. 2 ил. И (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (511 4 Г 06 Г 7/)86

ВСЕ(-(Ч,P q

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4122837/24-24 (22) 11. 06. 86 (46) 07.02.88. Бюл. ¹ 5 (71) Особое конструкторское бюро биологической и медицинской кибернетики (72) Ж.Я.Заклецкая (53) 681.335 (088.8) (56) Авторское свидетельство СССР

866563, кл. G G 7/186, 1980.

Авторское свидетельство СССР № 6112)8, кл. Г 06 G 7/186, 1976. (54) gHCKPETHO-А1)АЛОГОВЪ|Й ИНТЕГРАТОР (57) Изобретение относится к области аналоговой вычислительной тех)(ики и может быть использовано для интегрирования сигналов в ш .роком временном диапазоне. Цель изобретения — повышение точности интегрирования. Дискретно-аналоговый интегратор содержит интегрирующий усилитель 1 с накопительными конденсаторами 2, демпфирующьм конденсатором 3, включенным в цепь обратной связи усилителя 4, разрядными ключами 5 и зарядными ключами 6, двухпороговый компаратор 7, пороговый блок 8, реверсивный счетчик 9, цифроаналоговый преобразователь 10, счетный триггер 11,элемент И 12, элемент HE 13, Э-триггер 14, элементы ИЛИ 15, 16 двухпороговый компаратор 17, элемент ИЛИ-НЕ 18, ключ )9, сумматор 20. Интегратор обеспечивает возможность интегрирования апериодического входного сигнала с нулевой изолинией. При этом в пределах зоны нечувствительности двухпорогового компаратора )7 происходят отключение интегрирующего усилителя от входного сигнала и переход интегрирующего уси- с лителя в режим хранения. Погрешности интегратора при нулевом сигнале в зависимости от времени интегрирования равны погрешности хранения интегрирующего усилителя и не превосходят погрешности дискретности при неограниченно длительном интегрировании.

2 ил.

1372337

10

25

45

55

Из»бретение Относится к аналс) говой нычислитс пьиой технике и может быть использовано для интегрирования сигпас он в ширс)ком нременном диапазоне.

Цель изобретения — повышение точности интегрирования.

На фиг. 1 представлена функциональная схема дискретно-аналогового интегратора; на фиг . 2 — временные циаграммы его работы.

Дискретно-аналоговый интегратор содержит интегрирующий усилитель 1 с двумя накоиителыг,)ми конденсатора— ми 2 и демпфирующим конденсатором 3, вклн)ченными в цепь обратной связи

1 усилителя 4, а также разрядными ключами 5 и зарядными ключами 6, которые производят переключение конденсаторов 2. Демпфирующий конденсатор 3 производит сглаживание всплеска напряжения на выходе интегрирующего усилителя 1 во время переключения конденсаторов 2.

Выход интегрирующего усилителя иодклн)чеи к входу двухпорогового комиаратора 7 и к входу порогового блока 8, предназначенного для формирования сигналов переключения режимов работы реверсивного счетчика 9, который упранляет работой цифроаналогового преобразователя (ЦАП) «О.На 3-м выходе порогового блока 8 формируются импульсы, которые поступают на счетный вход счетного триггера 11 на вход элемента И 12 и через элемент HE 13 на счетный вход D-триггера 14, информационный вход которого подключен к шине нулевого потенциала.

Выходы счетного триггера 1! через элементы ИЛИ 15 и 16 подсоединены к входам управления ключей 5 и 6, а вторые входы элементов ИЛИ 15 и 16 к инверсному выходу D-триггера 14, подключенного по одному установочнеMV ВХОД y К ВЬГХОДУ ДВУХПОРОГОВОГО КОМ иаратора 17, à IIo другому — через элемент ИЛИ-НЕ 18 к выходу двухпорогового комиаратора 7. Кроме того, к выходу компаратора !7 подсоединен управляющий вход ключа 19, включенного между входом интегратора и входом интегрирующего усилителя I, и второй нхс)д элемента ИЛИ-НЕ 18. Прямой выход

D-триггера 14 подсоединен к второму входу элемента И 12.

«1» нхс)ды сумматора 20 поступают с:игиаль) с выхода IIAII 10 и интегрируюшег<) усилителя 1. На входе усилителя 4 нключен масштабный резистор 2! .

Работа дискретно-аналогового интегратора происходит следующим образом.

При включении напряжения питания счетный триггер I! может находиться в лк)бом состоянии. При наличии входного напряжения (диаграмма а) на выходе днухпорогового компаратора 17 с порогами, равными напряжениям нечувствительности "U„, появляется логическая "1", которая открывает ключ 19 и переводит D-триггер !4 в состояние логической "!" на прямом выходе.

Логический "0" на инверсном выходе

D-триггера 14 обеспечивает повторение на элементах ИЛИ 15 и 16 состояний счетного триггера !1, т.е. на выходе одного из элементов ИЛИ появляется логическая "1", а на втором — логический 0 ) и, соответственно, один из ключей 5 открывается, а второй закрывается. Открытый разрядный ключ шунтирует соответствующий накопительный конденсатор 2. Интегрирование происходит на том накопительном конденсаторе, который в данный момент не шунтируется и подключается открытым ключом 6 к выходу интегрирующего усилителя 1.

В момент достижения на выходе интегрирующего усилителя I (диаграмма б) напряжения, равного пороговому значению )с)„, формируется импульс на выходе порогового блока 8 (диаграмма в), который поступает на счетный вход триггера 11 и через элемент И

12 — на вход реверсивного счетчика 9.

При этом элементы ИЛИ 15 и 16 и, соответственно, ключи 5 и 6 меняют свое состояние и начинается интегрирование на втором накопительном конденсаторе 2. При достижении выходного напряжения интегрирующего усилителя 1 пороговой величины снова вырабатывается на пороговом блоке 8 импульс, который возвращает триггер 11 в первоначальное состояние и т.д. (диаграмма б).

На ЦАП 10 формируется ступенча.тое напряжение, которое на сумматоре 20 складывается с пилообразным.

Масштаб слагаемых выбирается таким, чтобы обеспечить равенство между приращением напряжения на выходе интегрирующего усилителя 1 и изменением напряжения на выходе ЦАП 10, соответ3 1372337 4 ствующего приращению кода на выходе счетчика «а единицу младшего разряда.

При этом погрешность дискретности практически равна нулю (диаграмма д) ..

Если полярность входного сигнала положительна, то пороговый блок 8 пе реключает ренерсивный счетчик 9 на

11 и режим вычитания, если же входное напряжение отрицательной полярности, то реверсивный счетчик 9 переходит на режим сложения .

Если входное напряжение близко к нулевому, то срабатывает компаратор 17, закрывает ключ 19 и отключает вход интегрирующего усилителя, обеспечивая режим хранения в интегрирующем усилителе на том значении напряжения, которое соответствовало моменту срабатывания компаратора 17, а выходное напряжение суммирующего усилителя также сохраняет значение, предшествующее появлению входного нулевого напряжения. При этом напряжении снимается установочный сигнал S на D-триггере )4, что обеспечивает возможность его срабатывания при появлении на его счетном входе импульса. Такой импульс может появиться тогда, когда напряжение на выходе ин- 30 тегрирующего усилителя эа счет напряжения и тока смещения достигает пороговой величины порогового блока

8 — момент времени t (диаграмма б). э

Импульс с порогового блока обеспечивает прохождение информационного

35 сигнала 0 на прямой выход )3-триггера 14. Момент времени срабатывани»

I7-триггера )4 соответствует заднему фронту импульса порогового блока 8, так как при поступлении на счетный вход триггера импульс инвертируется на элементе ПЕ. Появление логического Оп на выходе П-триггера после окончания импульса на пороговом блоке за- 4 прещает прохождение импульсов через элемент И 12, пропустив íà его выход один импульс.

Одновременно после окончания импульса элементы ИЛИ )5 и )6 сигналом с выхода триггера ) 4 переведутся в одинаковое положение,при котором откроются все ключи, запрещая дальнейшее интегрирование на интегрирующем усили55 теле 1. Дальнейшее изменение напряжения и» выходе суммирующего усилителя при входном нулевом сигнале запрещается и на нем поддерживается состояние, соответствующее коду реверсивного счетчика, равному N + 1, где N— код в момен I срабатывания порогового блока 8.

При неограниченно долгом значении входного напряжения в пределах зоны нечувствительности Г „ порогового блока 8 напряжение на выходе суммирующего усилителя не изменится, Если значение напряжения и тока смещения таково, что величина цапряжения интегрирующего усилителя 1 изменяется в сторону отрицательных напряжений (пунктирная линия на диаграмме б), то в момент достижения значения порога нечувствительности на компараторе 7 последний срабатывает, вырабатывая значение, соответствующее логическому "0", а на выходе элемента ИЛИ-НЕ 18 появится сигнал, устанавливающий триггер 14 по входу R в положение логического "0", действуя далее аналог:чно на элементы ИЛИ 15 и 16 и далее на ключи интегрирующего усилителя. При этом на ЦАП 10 сохраняется значение кода, равное N. Это значение сохраняется и на суммирующем усилителе.

Если время появления высокого входного сигнала меньше времени дозаряда накопительных конденсаторов до пороговой величины или перезаряда до достижения нулевого значения за счет напряжения и тока смещения, то на

D-триггере 14 вновь появляется сигнал установочного входа и обеспечивается нормальный режим функционирования (момент времени Г., диаграмма б).

Таким образом, погрешность на выходе сумматора при нулевом входном сигнале соответствует погрешности интегрирующего усилителя в процессе хранения и не превосходит значения одного кванта ЦАП 10 при неограниченно длительном хранении.

Фор мул аизобретени я

Дискретно-аналоговый интегратор, содержащий интегрирующий усилитель, выход которого подключен к входу порогового блока и первому входу сумматора, выход которого является выходом интегратора, реверсивный счетчик, выход которого через цифроаналоговый преобразователь подключен к второму входу сумматора, первый двух1372337 триггера.

Составитель С. Белан

Техред М.Ходанич

Редактор В.Данко

Корректор М.Шарощи

Заказ 484/41

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 пороговый компаратор, вход которого соединен с входом интегратора, счетньп» триггер, вход которого подключен к импульсному выходу порогового блока, два элемента ИЛИ, первые входы которых соединены с выходом счетного триггера, а выходы подключены к первому и второму входам соответственно управления зарядом-разрядом интегратора, отличающийся тем, что, с целью повышения точности интегрирования, в него введены второй двухпороговый компаратор, D-триггер, элементы И, ИЛИ-НЕ, НЕ и ключ, включенный между входом интегратора и входом интегрирующего усилителя, выход первого двухпорогового компаратора подключен к управляющему входу ключа, первому установочному входу

D-триггера и первому входу элемента

ИЛИ-НЕ, второй вход которого соединен с выходом второго двухпорогового компаратора, входом подключенного к вы5 ходу интегрирующего усилителя, выход элемента ИЛИ-НЕ соединен с вторым установочным входом D-триггера, информационный вход которого связан с шиной нулевого потенциала, счетный вход через элемент НЕ подключен к импульсному выходу порогового блока, соединенному с первым входом элемента И, второй вход которого подключен к прямому выходу В-триггера, а выход соединен со счетным входом реверсивного счетчика, входы управления направлением счета которого соединены со знаковыми выходами порогового блока, причем вторые входы элементов ИЛИ

20 подключены к инверсному выходу Ю