Устройство сопряжения процессора с многоблочной памятью

 

Изобретение относится к области вычислительной техники и может быть использовано при построении микропроцессорных систем с дополнительными внешними блоками памяти. Целью изобретения является увеличение быстродействия путем реализации непосредственных пересылок из одного блока памяти в другой, минуя процессор . Поставленная цель достигнута путем введения дополнительных регистров ввода и вывода, соединением их выходов с входами соответствующих дешифраторов, выходы которых соединены с управляющими входами блоков памяти. Кроме того, в устройстве реализовано расширение поля адресации обычным путем за счет введения дополнительного регистра расширяемой части адреса. 1 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

42 1 А1

„.SU(iii (51) 4

ОПИСАНИЕ ИЭОБРЕТ

Н АВТОРСКОМУ СОИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4080344/24-24 (22) 20.06.86 (46) 15.02.88. Бюл. IIi 6 (71) Омский политехнический институт (72) В.М.Танасейчук, В.И.Потапов, С.В.Морозов и А.П.Панков (53) 681.325 (088.8) (56) Мелик-Шахназаров А.М. и др..

Измерительные приборы со встроенными микропроцессорами. М.: Энергоатомиздат, 1985, с. 27.

Авторское свидетельство СССР

У 951315, кл. G 06 Р 13/06, 1982. (54) УСТРОЙСТВО СОПРЯ11 ЕНИЯ ПРОЦЕССОРА С МНОГОБЛОЧНОЙ ПАМЯТЬЮ (57) Изобретение относится к области вычислительной техники и может быть использовано при построении микропроцессорных систем с дополнительными внешними блоками памяти. Целью изобретения является увеличение быстродействия путем реализации непосредственных пересылок иэ одного блока памяти в другой, минуя процессор. Поставленная цель достигнута путем введения дополнительных регистров ввода и вывода, соединением их выходов с входами соответствующих дешифраторов, выходы которых соединены с управляющими входами блоков памяти. Кроме того, в устройстве реализовано расширение поля адресации обычным путем за счет введения дополе нительного регистра расширяемой части адреса. 1 ил.! 13742

Изобретение относится к вычислительной технике и может быть испольэовано при построении микропроцессорных систем с дополнительными внеш5 ними блоками памяти.

Целью изобретения является увеличение быстродействия путем реализации непосредственных пересыпок иэ одного блока памяти в другой, имеющий то же адресное пространство с использованием одной команды пересылки.

На чертеже изображена функциональная схема устройства.

Устройство 1 для сопряжения про- 15 цессора 2 с многоблочной памятью 3 соединяется с остальными блоками микропроцессорной системы через магистральную линию 4 связи и. содержит блок 5 канальных приемопередатчиков, 20 блок 6 дешифрации адреса, регистры ввода 7, вывода 8 и расширения адреса 9, первый 10 и второй 11 дешифра" торы, мультиплексор 12.

Устройство работает следующим об- 25 разом.

Каждому разделу памяти 3 ставится в соответствие код, заносимый в регистры ввода 7 и вывода 8, с выходов которых он поступает на входы 3р первого 10 и второго 11 дешифраторов соответственно. На выходах дешифраторов 10 и 11 появляются сигналы разрешения ввода и вывода для соответствующих разделов памяти 3, ко- 35 торые коммутируют магистральные приемники соответствующих разделов на прохождение канальных сигналов

"Ввод" и "Вывод". регистр 9 расширения адреса слу- 40 жит для расширения объема адресуемой памяти, в него заносятся дополни.тельные адресные разряды.

После включения питания системы (или при начальной установке в про45 цессе работы) включается первый раздел памяти 3, остальные — отключаются. Код в регистре 9 расширения адреса равен нулю. Для расширения объема адресуемой памяти сверх адресного пространства процессора 2 в регистр 9 расширения адреса, в младшую и старшую часть, заносится одинаковый код расширения адреса. Для перехода в другой раздел памяти 3 программно изменяются коды в регистрах ввода 7 и вывода 8. Чтобы переписать информацию из одного раздела памяти 3 в другой, необходимо запи31 2 сать в регистр 7 ввода код раздела памяти 3, из которого осуществляется ввод данных. В регистр 8 вывода заносится код раздела памяти 3, в который осуществляется вывод информации. В старшую часть регистра 9 расширения адреса заносится код расширения адреса для раздела, из которого осуществляется ввод данных. В младшую часть регистра 9 расширения адреса заносится код расширения адреса для раздела, в который осуществляется вывод данных. Перезапись информации иэ одного раздела в другой осуществляется одной командой пересылки.

При вводе информации мультиплексор

12 подключает к дополнительным адресным входам разделов памяти 3 код расширения адреса иэ старшей части регистра 9 расширения адреса. При выводе информации канальный сигнал

"Байт" в адресной части цикла информирует о том, что следующая операция — "Выход". Сигналом "Байт" мультиплексор 12 подключает младшую часть регистра 9 расширения адреса к дополнительным адресным входам разделов памяти 3.

Блок 5 канальных приемопередатчиков и блок 6 дешифрации адреса являются стандартными для систем, построенных на базе микроЭВМ "Электроника-60".

Формула и э о б р е т е н и я

Устройство сопряжения процессора с многоблочной памятью, содержащее блок канальных приемопередатчиков, блок дешифрации адреса, два дешифратора и группу блоков памяти, информационные входы — выходы которых являются информационными входами-выходами устройства, вход блока канальных приемопередатчиков является входом задания адреса устройсъва, выход блока канальных приемопередатчиков соединен с входом блока дешифрации адреса, выходы первого и второго дешифраторов соединены с входами разрешения ввода и вывода соответствующих блоков памяти группы соответственно, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия за счет реализации непосредственных пересылок из одного блока памяти в другой, имеющий то же адресное пространство с использованием одной ко-1374231

Составитель И.Андреев

Техред А.Кравчук

Редактор Е.Копча

Корректор А.Тяско

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 603/45

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 манды пересылки, в него введены регистр ввода, регистр вывода, мультиплексор и регистр расширения адреса,: причем информационные вхопы регист5 ров ввода, вывода и расширения адреса соединены с выходом блока канальных приемопередатчиков, с первого по третий выходы блока дешифрации адреса соединены с входами записи регистров ввода, вывода и расширения адреса соответственно, выходы регистров ввода и вывода соединены с вхо- б дами первого и второго дешифраторов соответственно, первый и второй выходы регистра расширения адреса соединены с первым и вторым информационными входами мультиплексора, вход управления которого является входом признака расширения адреса устройства, выход мультиплексора подключен к адресным входам блоков памяти группы, входы сброса регистров ввода, вывода и расширения адреса соединены с входом сброса устройства.