Устройство для резервирования и восстановления микропроцессорной системы

 

Изобретение относится к области автоматики и вычислительной техники, может быть использовано для построения высоконадежных микропроцессорных систем. Устройство предназначено для использования в резервируемых трехканальных микропроцессорных системах для реализации мажоритарной обработки адресных сигналов и организации работы системы в дуплексном режиме при сбое в одном канале, что обеспечивает более широкую по сравнению с прототипом область применения устройства и позволяет повысить достоверность информации за счет возможности устройства в дуплексном режиме. Указанные преимущества обеспечиваются за счет введения в каждый канал триггеров и соответствующих связей, позволяющих фиксировать наличие сбоя в каждом из каналов и отключать неисправный канал, введения дополнительных блоков сравнения в каждый канал, позволяющих выявить наличие повторного сбоя, т.е. возникшего при работе в дуплексном режиме,, а также введения дешифраторов и счетчика, позволяющих осуществлять восстановление микропроцессорной системы по команде безусловного перехода. 2 ил. S (Л :о 4 Ю : :л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А1 (51)4 G 06 F 5 6

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4112491/24-24 (22) 25.06.86 (46) 15.02.88. Бюл. Ф 6 (71) Харьковское научно-производственное объединение по системам автоматизированного управления (72) С.Е. Баженов, Е.В. Парубец, Г Н. Тимонькин, С,Н. Ткаченко,В.В.Топорков и В.С. Харченко (53) 681.325(088.8) (56) Авторское свидетельство СССР

I(982187, кл. G 06 F 11/18, 1981.

Авторское свидетельство СССР и 1156077, кл, G 06 F 11/18, Н 05 К 10/00, 1983. (54) УСТРОЙСТВО ДЛЯ РЕЗЕРВИРОВАНИЯ

И ВОССТАНОВЛЕНИЯ MHKPOIIPOIJECCOPHOA

СИСТЕМЫ (57) Изобретение относится к области автоматики и вычислительной техники, может быть использовано для построения высоконадежных микропроцессорных систем. Устройство предназначено для использования в резервируемых трехканальных микропроцессорных системах для реализации мажоритарной обработки адресных сигналов и организации работы системы в дуплексном режиме при сбое в одном канале, что обеспечивает более широкую по сравнению с прототипом область применения устройства и позволяет повысить достоверность информации за счет возможности устройства в дуплексном режиме.

Указанные преимущества обеспечиваются за счет введения в каждый канал триггеров и соответствующих связей, позволяющих фиксировать наличие сбоя в каждом из каналов и отключать неисправный канал, введения дополнительных блоков сравнения в каждый канал, позволяющих выявить наличие повторного сбоя, т.е. возникшего при работе в дуплексном режиме,. а также введения дешифраторов и счетчика, позволяющих

Ю\ осуществлять восстановление микропроцессорной системы по команде безус-. ловного перехода. 2 ил.

1 13742

Изобретение относится к автоматике и вычислительной технике И может быть использовано для построения высоконадежных микропроцессорных систем.

Целью изобретения является повышс5 ние достоверности информации и расширение области применения устройства за .счет возможности работы в дуплексном режиме.

На фиг. 1 изображена функциональная схема предлагаемого устройства, отражающая его структуру и сопряжение с резервируемыми микропроцессора-. ми; на фиг. 2 — функциональная схема первого дешифратора.

Устройство (фиг. 1) содержит первый 1.1, второй 1.2 и третий 1.3 каI налы, имеющие идентичную структуру и conpsrr pHecs c aepabm 2 ° 1, рым 2.2 и третьим 2,3 микропроцессорами резервируемой микропроцессорной системы, блок 3 мажоритарных элементов, счетчик 4, первый триггер 5, первый дешифратор 6, второй дешифратор 7, мажоритарный элемент 8, элемент И-НЕ 9, элемент И 10, первый

11 и второй 12 элементы. ИЛИ, первый

13 и второй 14 элементы задержки, каждый канал 1.i (i = 1,2,3) включает З0 в себя триггер 15, первый 16 и второй

17 блоки сравнения, элемент И 18, мультиплексор 19, группы адресных шин

20.1-20;3 первого 2.1, второго 2.2 и третьего 2.3 микропроцессоров системы, образующие соответственно первый, второй и третий информационные входы устройства, входы 21-23 устройства, выходы 24.i-26.i каналов, выход

27 устройства, выход 28 мажоритарного элемента 8.

Функциональное назначение элементов и узлов устройства следующее.

Каналы 1. 1-1 ° 3 (фиг. 1) имеют идентичную структуру и предназначены для управления формированием адреса обращения мажоритарно-резервированной микропроцессорной системы,содер-, жащей микропроцессоры 2.1-2.3, к памяти (внешним устройствам) через выходы 25 устройства. На фиг. 1 показа- 50 ны только те входы и выходы микропроцессоров 2.i которые необходимы для понимания сущности изобретения, Выход 27 устройства подключается

rro xo 6 a a (RESET) микропроцес. соров 2.i. При подаче сигнала на вход

RESET счетчик адреса микропроцессора указанного типа устанавливается в

35 2 нулевое состояние и далее микропроцессор продолжает функционирование, начиная с выборки команды, расположенной по нулевому адресу памяти, Кроме того, выходы 23.i синхронизации (SYNC) микропроцессоров 2.i на которых формируется сигнал начала каждого машинного цикла микропроцессора, образуют вход 23 синхронизации устройства.

Блок 3 мажоритарных элементов предназначен для мажоритарной обработки кодов адреса, поступающих с адресных выходов микропроцессоров 2.i.

Счетчик 4 предназначен для подсчета числа машинных циклов выполнения команды безусловного перехода IMP.Òðèãrep 5 предназначен для фиксации факта выборки команды IMP определяемого

-дешифратором 6. Дешифратор 6 срабатывает при наличии кода операции команды IMP на выходе 22 устройства, а также признаков выборки кода команды, поступающих с входа 21 устройства, и разрешающего сигнала с выхода элемента И-HE 9. Дешифратор 7 предназначен для фиксации момента окончания выполнения команды IMP микропроцессора I ми в микропроцессорной системе и формирования сигнала установки в "0" триггера 5. Элемент 8 предназначен для мажоритарной обработки сигнала синхронизации (SYNC), являющегося признаком начала нового машииного цикла микропроцессора. Элемент И-НЕ 9 предназначен для формирования признака сбоя адреса в одном из микропроцессоров резервируемой микропроцессорной системы. Элемент И 10 предназначен для управления подачей счетных импульсов на вход +1 1 счетчика 4 при выполнении команды IMP no сигналам начала машинного цикла SYNC поступающим с выхода элемента 8. Элемент ИЛИ 11 предназначен для формирования сигнала — признака сбоя адреса в одном из двух работающих в дуплексном режиме микропроцессоров.По этому сигналу осуществляется сброс и рестарт микропроцессоров 2.1. Элемент ИЛИ 12 предназначен для формирования сигнала окончания работы устройства в дуплексном режиме. Элемент

13 задержки предназначен для задержки сигнала окончания дуплексного режима на время сброса и рестарта микропроцессоров 2.i . Элемент 14 задержки предназначен для задержки

235

25

50

3 1374 сигнала сброса счетчика 4 и триггера 5 на время установки в нулевое состояние триггера 15 сигналом,поступающим с выхода дешифратора 7 через элемент ИЛИ 12. Триггер 15 кана5 ла 1.i предназначен для фиксации факта несовпадения кодов адреса с выхода микропроцессора 2.i и блока 3 мажоритарных элементов. Блок 16 срав-10 нения x-ro канала предназначен для формирования сигнала несовпадения кодов адреса с выхода микропроцессора 2.i и блока 3 мажоритарных элементов, причем сравнение кодов адреса происходит при наличии сигнала начала машинного цикла с выхода элемента 8.. Блок 17 сравнения i-го канала предназначен для сравнения кодов адреса с выхода микропроцессоров соседних j-ro и 1-го каналов (1 Ф-), j i 1 Ф i) при работе устройства в дуплексном режиме в случае отказа адресного выхода микропроцессора 2.i.

Сравнение указанных кодов происходит при единичном состоянии триггера 15 и наличии разрешающего сигнала с выхода элемента 8. Сигнал несовпадения кодов поступает с первого выкода блока 17 на вход элемента И 18, а сигI нал совпадения — с второго выхода блока 17 на управляющий вход мультиплексора 19. Мультиплексор 19 предназначен для управления передачей кода адреса в случае работы устройства в дуплексном режиме. Группа входов 21 устройства предназначена для подачи на входы мажоритарного элемента 29 (фиг. 2) блока 6 сигналов-признаков выборки кода команды, которые

40 вырабатываются в каждом канале системным контроллером, подключаемым к микропроцессору известным образом.

Группа входов 22 может являться выходом блока мажоритарных элементов, обрабатывающих код данных в трех соответствующих каналах микропроцессорной системы. Таким образом, на входы данных микропроцессоров 2.1-2.3 и дешифратора 6 поступает один и тот же код данных.

Конструкция устройства позволяет реализовать следующие режимы резервирования и восстановления: нормальное функционирование при отсутствии сбоев адресов, формируемык микропроцессора. 55 ми; работа в дуплексном режиме и игнорированием адреса, формируемого микропроцессором с отказавшим регистром адреса команд, с последующим возвратом к режиму нормального функционирования после выполнения команды безусловного перехода IMP системой; работа в дуплексном режиме с последующим сбросом и рестартом системы при возникновении сбоя адреса в одном из работающих в дуплексном режиме микропроцессоров до выполнения очередной команды IMP.

Устройство работает следующим образом.

В исходном состоянии все элементы памяти устройства находятся в нулевом состоянии (цепи начальной установки не показаны). Устройство начинает функционировать с включением микропроцессорной системы. При этом код адреса с выхода микропроцессора 2.i (i = 1,3) поступает на один из входов блока 16 канала 1,i, а также на соответствующий вход блока 3 мажоритарных элементов. С выхода блока 3 мажоритированное значение кода адреса поступает на второй вход блока 16.

В начале каждого машинного цикла, когда формируется адрес микропроцессорами 2.i no сигналу SYNC с выхода элемента 8 разрешается сравнение адресов в блоке 16 каналов 1.1-1.3.

Сигналами с нулевых выходов 26.126.3 триггеров 15 каналов 1.1-1.3 мультиплексоры настраиваются на передачу на выходы 25.1-25.3 адреса с входов 20.1-20.3 ° На выходе элемента

И-НЕ 9 присутствует нулевой сигнал, поэтому дешифратор 6 закрыт для реакции на команду IMP.

Таким образом, устройство функционирует до момента сбоя адреса в одном из каналов. Допустим, что произошел сбой адреса в первом микропроцессоре 2.1.. Поэтому блок 16 канала 1.1 срабатывает и его выходным сигналом триггер 15 канала 1.1 устанавливается в единичное состояние, переводя тем самым систему в дуплексный режим. В этом случае адресная цепь микропроцессора 2.1 отключается до момента его программного восстановления по команде IMP либо до момента сброса и рестарта, поскольку этот микропроцессор формирует неверный код адреса команды.

После рассмотренного момента установки триггера 15 устройство переходит к второму режиму работы. При этом сигналом с единичного выхода

13742

5 триггера 15 открывается блок 17 для сравнения кодов адресов с выходов соседних микропроцессоров 2.2 и 2,3.

При совпадении этих кодов блок 17 своим выходным сигналом открывает блок. 19, и код адреса с выхода микропроцессора 2.3 через блок 19 поступает на выход 25.1 устройства,Одновременно при установке триггера 15 в единичное состояние по сигналу с выхода 26.1 срабатывает элемент И-НЕ

9, открывающий дешифратор 6.

Таким, образом, устройство работает до момента выборки команды перехода IMP либо до возникновения сбоя в

15 адресе одного из микропроцессоров

2.2 или 2.3 °

Допустим, что сбоя адреса микропроцессоров 2.2 или 2.3 до выборки команды ТМР не происходит. Тогда при выборке с входов 22 кода команды IMP и .наличии сигнала-признака выборки команды с в::адов 21 срабатывает блок

6 (фиг. 2) и триггер 5 устанавливается в единичное состояние, снимая блокировку с первого входа элемента И 10.

Команда IMP выполняется за три машинных цикла. По ее первому циклу происходит установка триггера 5 .в

30 единичное состояние, но элемент И 10 не срабатывает. При выполнении ее второго и третьего циклов элемент И .10 по сигналу SYNC с выхода элемента

8 срабатывает, и содержимое счетчика 35

4 увеличивается на единицу, Во время выполнения третьего машинного цикла команды IMP срабатывает дешифратор 7, выходной сигнал которого, задержанный элементом 14 до момента срабатывания цепи: элемент

ИЛИ 12 — триггер 15, устанавливает, триггер 5 и счетчик 4 в нулевое состояние. Этот же сигнал устанавливает триггер 15 в нулевое состояние. После 45 этого устройство продолжает функционировать в нормальном режиме аналогично описанному.

В противном случае, если при работе в дуплексном режиме происходит 50 сбой адреса микропроцессора 2.2 или .2.3, то блок 17 канала 1.1 срабатывает по первому выходу и открывает элемент И 18. При этом сигнал с выхода

24.1 канала 1.1 через элемент ИЛИ 11 55 поступает на входы сброса (RESET) микропроцессоров 2.1-2.3, а также входы

R1 триггера 5 и счетчика 4, Па этому

35 сигналу микропроцессоры производят рестарт с нулевого адреса, а канал 1.1 возвращается в исходное состояние сигналом по цепи: выход 27 — элемент

13 — элемент ИЛИ 12 — R-вход триггера 15, и устройство продолжает функционировать аналогична описанному.

Ф а р м у л а и з а б р е т е н и я

Устройство для резервирования и восстановления микропроцессорной системы, содержащее три канала, блок мажоритарных элементов, причем каждый из каналов содержит первый блок сравнения и элемент И, а первый и второй информационные входы первого блока сравнения являются одноименными информационными входами канала, первый, второй и третий информационные входы устройства соединены соответственно с первыми информационными входами первого, второго и третьего каналов, первый, второй и третий информационные входы устройства соединены с одноименными входами блока мажоритарных элементов, выход которого соединен с вторыми информационными входами первого, второго и третьего каналов, отличающееся тем, чта, с целью повышения достоверности информации и расширения области применения путем обеспечения возможности работы устройства в дуплексном режиме, в него введены счетчик, триггер, первый и второй дешифраторы,мажоритарный элемент, элемент И-НЕ, элемент И, первый и второй элементы

ИЛИ, первый и второй элементы задержки, а в каждый канал введены триггер, второй блок сравнения и мультиплексор, причем в каждом канале вход сброса триггера соединен с входом начальной установки канала, входы разрешения сравнения первого и второго блоков сравнения соединены с входом синхронизации канала, выход признака несовпадения первого блока сравнения соединен с входом установки триггера, прямой выход которого соединен с входом запуска второго блока сравнения. и первым входом элемента И, выход которого является выходом перезапуска канала, инверсный выход триггера соединен с первым управляющим входом мультиплексора и является выходом признака одного отказа канала, первый информационный вход второго блока

1374235 сравнения является третьим информационным входом канала, выходы несовпа- ° дения и совпадения второго блока сравнения соединены с первым входом элемента И и вторым управляющим вхо5 дом мультиплексора соответственно, . четвертый информационный вход канала соединен с вторым информационным входом второго блока сравнения и первым 10 информационным входом мультиплексора, информационный вход которого явявляется информационным выходом канала, первый информационный вход канала соединен с вторым информационным входом мультиплексора, выходы перезапуска трех каналов соединены с входами первого элемента ИЛИ, выход которого является выходом сброса устройства и соединен с первыми входами сброса триггера устройства и счетчика, а через первый элемент задержки— с первым входом второго элемента ИЛИ, выход которого соединен с входами начальной установки всех каналов,информационные выходы которых являются соответственно информационными выходами устройства, выход признака одного отказа первого, второго и третьего каналов соединены соответственно с первым, вторым и третьим входами элемента И-НЕ, выход которого соединен с входом запуска первого дешифратора, первый информационный вход которого является входом кода выборки команды устройства, выход первого дешифратора соединен с входом установки триггера устройства, прямой выход которого соединен с вторым входом элемента И, выход которого соединен со счетным входом счетчика, выход которогб соединен с информационным входом второго дешифратора, выход которого соединен с вторым входом второго элемента ИЛИ, и через второй элемент задержки — с вторыми входами сброса триггера устройства и счетчика, второй информационный вход первого дешифратора является входом данных устройства,информа-.. ционный выход мажоритарного элемента соединен с вторым входом элемента И и входами синхронизации всех каналов, первый информационный вход устройства соединен с четвертым информацион-. ным входом второго канала и третьим информационным входом третьего канала, второй информационный вход устройства соединен третьим информационным входом первого канала и четвертым информационным входом третьего канала третий информационный вход устройства соединен с четвертым информационным входом первого канала и третьим информационным входом второго канала, информационный вход мажоритарного элемента является входом синхронизации устройства.

1374235

АР,1 фиР 2

Составитель Е, Устинов

Техред Л.Сердюкова

Корректор С.Черни

Редактор Е. Копча

Заказ 604/46 Тираж 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.,д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4