Устройство для контроля логических блоков
Изобретение относится к вычислительной технике, в частности к аппаратуре контроля логических блоков вычислительных машин. Цель изобретения - повышение достоверности контроля . В состав устройства входят генератор 1 псевдослучайных ходов, блок 2 управлния, регистры 3,4, подключаемый к контролируемому блоку 5,. коммутатор 6 из элементов И, блок 7 свертки, элемент И 8, счетчик 9, накапливающий сумматор 10, блоки И, 12 сравнения, элементы И 13,14. Устройство позволяет обнаруживать все одиночные ошибки 4 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИН
ÄÄSUÄÄ 1372324
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ с М ВСЕг.ПИ "-" > t ОПИСАНИЕ ИЗОБРЕТЕНИЯ, 11; 13 К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 20 (21) 4115820/24-24 (22) 30.06.86 (46) 07.02.88. Бюл. В 5 (72) Н.Д.Рябуха и В.В.Сикорин (53) 681.3 (088.8) (56) Авторское свидетельство СССР У 643817, кл. G 06 F ll/08, 1976. Авторское свидетельство СССР У 968816, кл, G 06 F 11/16, 1981, (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ (57) Иэобретение относится к вычислительной технике, в частности к аппаратуре контроля логических блоков вычислительных машин. Цель изобретения — повышение достоверности контроля. В состав устройства входят генератор 1 псевдослучайных ходов, блок 2 управл"ния, регистры 3,4, подключаемый к контролируемому блоку 5,, коммутатор 6 иэ элементов И, блок 7 свертки, элемент И 8, счетчик 9, накапливающий сумматор 10, блоки ll, 12 сравнения, элементы И 13,14. Устройство поэволяет обнаруживать все одиночные ошибки 4 ил. 137 Изобретение относится к вычислительной технике, в частности к аппаратуре контроля логических блоков вычислительных машин. Цель изобретения — повышение достоверности контроля. На фиг ° 1 изображена структурная схема устройства, на фиг.2 — структурная схема блока управления; на фиг.З вЂ” структурная схема блока свертки; на фиг.4 — временная диаграмма работы блока управления. В состав устройства (фиг.1) входяч генератор 1 псевдослучайных кодов 1, блок 2 управления, регистры 3 и 4, контролируемый блок 5, коммутатор 6 из элементов И, блок 7 свертки, элемент И 8, счетчик 9, накапливающий сумматор 10, блоки 11 и 12 сравнения, элементы И 13 и 14, вход 15 задания эталонной суммы откликов устройства, вход 16 задания числа переходов устройства, вход 17 пуска устройства, вход 18 установки, вход 19 задания числа кодов установки в начальное состояние контролируемого блока устройства, вход 20 задания числа тактов контроля устройства, выход 21 сбоя по отклику и выход 22 сбоя по числу переходов. Блок 2 управления (фиг.2) содержит триггеры 23-25, регистры 26 и 27, счетчики 28 и 29, элемент ИЛИ 30, элементы И 31 и 32, элементы задержки 33 и 34 и схемы 35 и 36 сравнения. Блок 7 свертки (фиг.3) содержит элементы переключения ИЛИ 37. Генератор 1 псевдослучайных кодов 1 предназначен для формирования тестовых последовательностей для контролируемого логического блока и вырабатывает в каждом такте М-разрядный параллельный код (где M — количество выводов проверяемого блока). Каждый из регистров 3,4, 26 и 27 представляет собой регистр с парафаэным приемом информации. Регистр 3 Il-разрядный (где ll - разрядность кодов на выходе блока свертки). Регистр 4 г-разрядный (где r-1ос1 (Z-R), 2количество М-разрядных слоев, формируемых генератором 1 псевдослучайных кодов для проверки логического блока, R — количество P-разрядных слоев, формируемых генератором 1 псевдослучайных кодов для начальной установки проверяемого блока, P-количество вхо2324 1 t 55 дов проверяемого блока). Регистр 26 1-разрядный (1-log< 2 ), а регистр 27 4 -разрядный (4 - log R). Блок 7 свертки предназначен для преобразования M-разрядной информации, поступающей на его вход, в иразрядную (где ncM) и содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ. Для контроля логических блоков вычислительной техники он часто строится таким образом, что разрядность информации на его входе и выходе связана следующим отношением: М-К и (где К-целое число). Блок 7 свертки в этом случае содержит (К-1)и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Пример конкретной реализации блока свертки для К=4 приведен на фиг.3. Блок 7 свертки содержит 3 и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 37. Накапливающий сумматор 10 предназначен для сложения параллельных и-разрядных кодов чисел, поступающих на его вход. Он представляет собой накапливающий сумматор с сохранением цифры переноса на каждом такте суммирования ° Каждый из блоков 11 и !2 сравнения представляет собой схему формирования сигнала неравенства двух кодов чисел (n-разрядных и r-разрядных соответственно) и обеспечивает выдачу единичного сигнала, если коды чисел не равны. Каждая из схем 35 и 36 сравнения представляет собой схему формирования сигнала равенства двух кодов чисел (1-разрядных и -разрядных соответственно) и обеспечивает выдачу единичного сигнала, если коды чисел равны. Устройство работает следующим образом. Работа устройства начинается с поступлением сигнала начальной установки от пульта контроля на вход 18 устройства. Цени начального обнуления счетчиков 9, 28 и 29, регистров 3, 4, 26 и 27,,накапливающего сумматора 10 и триггеров 24 и 25 не показаны. По этому же сигналу генератор 1 псевдослучайных кодов 1 устанавливается в определенное исходное состояние (цепь начальной установки генератора не показана); например в такое, когда на всех его выходах присутствуют единичные сигналы, 3атем на вход 17 устройства поступает сигнал нПуск с пульта контроля. Под 1372324 35 действием этого сигнала осуществляется запись информации с пульта контроля в регистры 3,4, 26 и 27 В регистр 3 с входа 15 устройства заносится сумма, накопленная в сумматоре 10, полученная в результате проверки исправного однотипного блока ° В регистр 4 с входа 16 устройства записывается общее количество наборов, содержащих единицы (1!...1) во всех разрядах, полученное в результате проверки исправного однотипного блока. В регистр 26 с входа 19 блока 2 управления заносится общее количество тактов проверки. В регистр 27 с входа 20 блока 2 управления заносится количество тактов, необходимое для установки узлов с памятью контролируемого блока в исходное состояние. Разрешающие сигналы с первого выхода блока 2 управления поступают на управляющий вход генератора 1 псевдослучайных кодов 1 и на его вы- 25 ходах появляются параллельные коды, частота смены которых определяется в основном быстродействием сумматора 10. Наличие сменяющихся кодов на входах контролируемого блока 5 30 (входах 1...P) вызывает функционирование этого блока и возникновение смены кодов на входах накапливающего сумматора 10. Однако в течение определенного количества первых тактов работы генератора 1 (определяется содержимым регистра 27), которые составляют первый этап цикла проверк 1, на втором выходе блока 2 управления присутствует нулевой сигнал, запрещающий выдачу информации на выходы группы элементов И коммутатора 6. При совпадении содержимого счетчика 29 и регистра 27 схема 36 сравнения вырабатывает единичный сигнал, уста- 45 навливающий триггер 25 в нулевое состояние, В результате на втором выходе блока 2 управления присутствует единичный сигнал, разрешающий прохождение информации с генератора l псевдослучайных кодов и выходов проверяемого блока 5 через элементы И коммутаторов на входы блока 7 свертки. На этом заканчивается этап установки и начинается непосредственно этап контроля. Параллельно с приемом 55 информации накапливающим сумматором 10 анализ поступающих кодов осуществляет многовходовой элемент И 8 ° На выходе этого элемента формируется единичный сигнал в случае, если на всех его входах присутствуют единичные сигналы — по сути это дешифратор. Подсчет количества единичных кодов осуществляет счетчик 9 ° По окончании интервала контроля на выходе схемы 35 сравнения формируется единичный сигнал. Этот единичный сигнал с третьего выхода блока 2 управления поступает на входы элементов И 13 и 14 и разрешает выдачу сигналов контроля на выходы 21 и 22 устройства. Кроме того, этот сигнал поступает на второй вход элемента ИЛИ 30. Триггер 23 устанавливается в нулевое состояние и запрещает формирование управляющих сигналов блоком 2 управления. Единичный сигнал с выхода 21 устройства означает отличие содержимого сумматора 10 и регистра 3 (отличие реальной сигнатуры от, эталонной), т.е. свидетельствует о наличии неисправностей в проверяемом блоке. Единичный сигнал с выхода 22 устройства свидетельствует о различии в количестве единичных кодов (наборов ll...1), поступающих с проверяемого блока 5, по сравнению с эталонным блоком. Это позволяет обнаруживать наличие неисправностей в проверяемом блоке и в случае совпадения эталонной и реальной сигнатур. В этом устройстве обнаруживаются все одиночные ошибки. формула изобретения Устройство для контроля логических блоков, содержащее генератор псевдослучайных кодов, первый блок сравнения, первый регистр, накапливающий сумматор и блок управления, содержащий два триггера, первый счетчик, два элемента И, первый регистр, причем вход пуска устройства соединен с единичным входом первого триггера, прямой выход второго триггера соединен с первым входом первого элемента И блока управления, выход второго элемента И соединен со счетным входом первого счетчика и входом разрешения генератора псевдослучайных кодов, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, устройство содержит второй регистр, коммутатор, блок свертки, счетчик, три элемента И, второй блок сравнения, а блок управления содерI 372324 жит третий триггер, второй регистр, два элемента задержки, элемент ИЛИ и две схемы сравнения, причем вход установки устройства соединен с первым входом элемента ИЛИ, выход которого соединен с нулевым входом первого триггера, выход которого соединен с первым входом второго элемента И блока управления, первый вход которого соединен с выходом первого элемента задержки, вход которого соединен с инверсным выходом третьего триггера, единичный вход которого соединен с выходом второго элемента задержки, вход которого соединен с выходом второго элемента И блока управления, с нулевым входом третьего триггера и с вторым входом первого элемента и блока управления, выход которого соединен со счетным входом второго счетчика, выход которого соединен с первым входом первой схемы сравнения, выход Равно" которой соединен с нулевым входом второго триггера, инверсный выход которого соединен с управляющим входом коммутатора, выходы которого соединены с входами блока свертки, выходы которого соединены с входами накапливающего сумматора и входами первого элемента И, выход которого соединен со счетным входом счетчика, выход которого соединен с первым входом первого блока сравнения, выход "Неравноп которого соединен с первым выходом второго элемента И, второй вход которого соединен с выходом Равно второй схемы сравнения, с вторым входом элемента ИЛИ и с первым входом третьего элемента И, второй вход которого соединен с выходом "Неравно второго блока сравнения, первый вход которого сое5 40 динен с выходом накапливающего сумматора, первая группа выходов генератора псевдослучайного кода является группой входов устройства для подключения к группе входов контролируемого блока и соединена с первой груп-, пой информационных входов коммутатора, вторая и третья группы информационных входов которого соединены с второй группой выходов генератора псевдослучайного кода и группой входов устройства для подключения к группе выходов контролируемого блока, вторые входы первого и второго блоков сравнения соединены с выходами первого и второго регистров соответственно, второй вход первой и первый вход второй схем сравнения соединены с выходами первого и второго регистров блока управления соответственно, второй вход второй схемы сравнения соединен с выходом первого счетчика, вход пуска устройства соединен с входами записи первого, второго регистров, первого и второго регистров блока управления и единичным входом второго триггера, информационные входы первого и второго регистров подключены к входу задания эталонной суммы откликов устройства и входу задания числа переходов устройства соответственно, информационные входы первого и второго регистров блока управления соединены с входом задания числа кодов установки в начальное состояние контролируемого блока устройства и входом задания числа тактов контроля устройства соответственно, а выходы второго и третьего элементов И образуют выходы сбоя по отклику и по числу переходов устройства соответственно. 1372324 фиг 2 1372324 Пергол/й &од зле южч ЮУ Ю ооой Avd Эlтн н070 ЫУ1 Нулебоб бьцод mpuzze a Л..Л Л Юь/гаР элеиРИГРО К71 ЕдРничныиИх mpuzze Е5 Ь/м70 4УЮЮ/ сроАж км .ТХ Юь/муФ cvewdr Щ Ю&юЯ,7/ Aevi элРЩРнл70 У32 Ююод .Улю Яжч7 Х7.Л Л. Составитель А,Сиротская Техред N.Коданич Корректор Н.Король Редактор В.Данко Тираж 704 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Заказ 484/41 Подписное, Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4
