Множительно-делительное арифметическое устройство

 

Изобретение относится к области вычислительной техники и может быть использовано при конструировании процессов быстродействующих ЭВМ. Целью изобретения является сокращение аппаратурных затрат. Поставленная цель достигается тем, что множительно-делительное арифметическое устройство, содержащее регистры 2, 10, 12, 14, 15, блоки 3, 4 памяти, умножители 5, 9 и сумматоры 6, 11 дополнительно содержит блок 7 элементов И с соответствующими связями. 2 ил. 1

СОЮЗ СООЕТСНИК

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4 А1 ()9) (11) (su 4 С 06 F 7/52

ОПИСАНИЕ ИЭОБРЕТ

С

20 юг.1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4035260/24-24 (22) 11.03.86 (46) 15.03.88. Бюл. В 10 (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (72) В.Е..Золотовский и P.Â.Êîðîáêîâ (53) 681.325(088.8) (56) Авторское свидетельство СССР

602944, кл. G 06 F 7/52, 1975.

Авторское свидетельство СССР

Ф 1239712, кл. С 06 F 7/52, 1974. (54) МНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО (57) Изобретение относится к области вычислительной техники и может быть использовано при конструировании процессов быстродействующих ЭВМ. Целью изобретения является сокращение аппаратурных затрат. Поставленная цель достигается тем, что множительно-делительное арифметическое устройство, содержащее регистры 2, 10, 12, 14, 15, блоки 3, 4 памяти, умножители

5, 9 и сумматоры 6, 11 дополнительно содержит блок 7 элементов И с соответствующими связями. 2 ил.

R

У

D D о 0L

<п

30

13814

Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих вычислительных машинах.

Цель изобретения — сокращение аппаратурных затрат.

На фиг. 1 изображена схема множительно-делительного арифметического устройства; на фиг. 2 — временная диаграмма работы множительно-делительного арифметического устройства (для и = 64 и m = 8 в режиме деления).

Множительно-делительное арифметическое устройство содержит первый 15 информационный вход 1, регистр 2, блоки 3 и 4 памяти, умножитель 5, сумматор 6, блок 7 элементов И, второй информационный вход 8, умножитель

9, регистр 10, сумматор 11, регистр 20

12, вход 13 контакта, регистры 14 и

15 и тактовые входы 16-21 устройства, Деление основано на сведении знаменателя к единице где о ; выбираются из условия о О о -, " о о=1 (1) 91 2 налы С,-Сь. Вход синхронизации уст ройства, обозначенный Со (фиг. 2), для упрощения изложения опущен.

Множительно-делительное арифме тическое устройство работает следующим образом.

Пусть необходимо найти частное у. Величины R u D поступают соответственно на входы 8 и 1. По сигналу

С, R записывается: в регистр 14, а D — в регистр 2. Одновременно с сигналом С подается сигнал С, который делает регистр 2 "прозрачным" для входной информации. Этим достигается то, что информация с входа сразу поступает на блоки 3 и 4 памяти и умножитель 5. В результате до окончания второго- такта полностью сформируется величина сс

Выбор m определяет скорость сходимости. Поэтому в блоке 3 памяти

Ф записывается таблицами. (m), позволяющая получить в произведениио (m)D-m старших разрядов, равными "1", т.е. получить D о "(m) 1-2. о

Блок 4 памяти и умножитель 5 служат для образования корректирующей поправки, которая образуется по следующему правилу:

Выбор ойдо существенно влияет на скорость сходимости произведения (1) к единице, Для этого g., выбирают как можно ближе к величине 1/D, (т.е. обратной величине D„) по формуле разложения в степенной ряд

-- hD о (2)

D 0

Для определения о ; проводят дей- 50 ствия сс, = 2 — D ° с,оi; 2 †(D о о)о, и т.д. Члсло шагов ос; определяется разрядностью (точностью) представления аргумента и, следовательно, известно заранее. В качестве умножителей 5 и 9 можно использовать микросхемы КР 1 802 BP5, KP 1802ВР7.

На фиг. 1 и 2 тактовым входам

16-21 устройства соответствуют сигВ качестве D берут m старших разрядов делителя D, а за Ь D — следующие m разрядов делителя.

Иэ алгоритма (2) видно, что эа45 поминается в блоках 3 и 4 постоянной памяти. В блоке 3 памяти записана величина 1/Р,, а в блоке 4 памяти— (1/В )2, ЧЬ. = (oC (m) ° Р (В)), — 2т где знак Р (0) указывает что берутся разряды делителя с (-m) по (-2m), начиная от запятой.

Для получения Ы,о корректирующая поправка вычитается. Это достигается тем, что результат умножения подается на инвертирующий вход сумма.тора 6, а на вход переноса самого младшего разряда сумматора всегда подается "1".

Таким образом, получается первый множитель nL,(2m). Полученное значение ос,о (2m) поступает через блок 7 элементов И и регистр 15 на вход сомножителя умножителя 9.Блок 7 элементов И используется для отключения сумматора 6 от входа умножителя.Элементы И 7 имеют трехстабильный выход.

По сигналу С, поступающему в конце сигнала С, с (2m) запишется в регистр 15. По сигналу С запускается операция умножения, По окончании умножения подается сигнал С и информация из умножителя 9 переписывается в регистр 10. Одновременно по сигналу

С содержимое регистра 2 перепишется

1381491 о!! Р- ) Р- °

Таким образом, при подаче соответствующих сигналов на тактовые входы

16-21, предлагаемое устройство(в отличие от известных) позволяет выполнять операции алгебраического сложения, умножения, формирования типа и ик

Д а!к,, + 11 а!!4и скобку Горнера ф(= 3с = 1 ф = (а Ь + с).

35 формула изобретения

Множительно-делительное арифметическое устройство, содержащее пять регистров, два блока памяти, два умножителя и два сумматора, причем первый информационный вход устройства

45 соединен с информационным входом первого регистра, выходы m старших и m последующих разрядов, которые соединены соответственно с адресным входом первого блока памяти и с входом первого сомножителя первого умножителя, вход второго сомножителя которого соединен с выходом второго блока памяти, адресный вход которого соединен с адресным входом первого в регистр 14. По сигналу С вновь производится запуск умножителя 9.

После окончания умножения по сигналу С происходит запись в регистр 10, одновременно по сигналам С, и С содержимое регистра 10 переписывается в регистр 14. Кроме того, по сигналу и

С4 из регистра 12 считывается — 2 которая вычитается из произведения на сумматоре 11. Инвертируя полученную сумму, получают дополнительный код произведения, т.е. 2-D.g что является новым значением o4 (oC,). Величина Ы, заносится в регистр 15. Выход сумматора 11, в отличие от сумматора

6, подключен прямо к входу регистра

15 по следующим причинам. Когда на вход поступает информация из сумматора 6, то на выходе сумматора 11 нуль, а на инверсном выходе все единицы, поэтому его выход не влияет на выход сумматора 6. Далее все повторяется требуемое число раз. В конце 0 Р не определяется, поэтому про- 25 исходит только умножение числителя блока памяти (m = 1 — и/2, и — разрядность операндов), выход произвел ния второго умножителя соединен с информационным входом второго регистра, выход первого блока памяти соединен с входом первого слагаемого первого сумматора,- выход третьег.i регистра соединен с инверсным входом первого слагаемого второго су !!!атора, выходы четвертого и пятого регистров соединены соответственно с ь одами первого и второго сомножителей второго умножителя, первый тактовый вход устройства соединен с входами разрешения записи первого и третьего регистров и с первым входом разрешения записи четвертого регистра, о т л и— ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, оно содержит блок элементов И, причем выход произведения первого уьн!ожителя соединен с инверсным входом второго слагаемого первого сумматора, выход суммы которого соединен с первым входом блока элементов И, выход которого соединен с инверсным выходом суммы второго сумматора и с информационным входом пятого регистра, выход произведения второго умножителя соединен с входом второго слагаемого второго сумматора, второй информационн!.!й вход устройства соединен с выходом первого регистра, с выходом второго регистра и с информационным входом четвертого регистра, вход константы устройства соединен с информационным входом третьего регистра, второй тактовый вход устройства соединен с входом разрешения записи пятого регистра, третий тактовый вход устройства соединен с входом разрешения работь! второго умножителя, четвертый тактовый вход устройства соединен с входом разрешения считывания второго умнс— жителя, входом разрешения считывания третьего регистра, с входом разрешения записи второго регистра и с вторым входом разрешения записи четвертого регистра, пятый тактовый вход устройства соединен с вторым входом блока элементов И и с входом разрешения считывания первого регистра, шестой тактовый вход устройства соединен с входом разрешения считывания второго регистра.

1381491

1в с

19 СО

Фиг,2

Корректор Н. Король

Редактор А. Ревин

Заказ 1184/44 Тирам 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. проектная, 4

®с

17 С

Составитель А. Клюев

Техред М.Дидьк