Устройство фазирования псевдослучайных последовательностей

 

Изобретение относится к электросвязи и обеспечивает фазирование псевдослучайных последовательностей с кратными и некратными периодами следования. Устр-во содержит N каналов обработки (КО) 1 псевдослучайных последовательностей, блок 2 сумматоров по модулю два, (N-1) блоков обработки (БО) 3 псевдослучайных последовательностей . Каждый из N КО 1 содержит ключ 4, регистр 5 сдвига с логич. обратными связями, сумматор 6 по модулю два и управляющий блок 7. Блок 2 содержит (N-1) сумматоров 8 по модулю два. Каждый из (N-1) БО 3 содержит эл-т И 9 и линию 10 задержки. Блок 7 содержит формирователь (Ф) фронтов, Ф меток времени, анализатор входного сигнала, счетчик импульсов и триггер фазирования. Ф фронтов содержит два инвертора, D-триггер и сумматор по модулю два. Ф меток времени содержит делитель частоты и D-триггер. Анализатор содержит D- триггер и зл-т И. Счетчик импульсов содержит три зл-та И и делитель частоты. 5 з.п.ф-лы, 2 ил. i С/)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (191 01) А1 (5D 4 H 04 L 7 02

>CP<<» ,73

И»., и

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4048871/24-09 (22) 04,04.86 (46) 15,03,88. Бюл. В 10 (72) М.Я.Вертлиб и Ф.Г.Гордон (53) 621.374.325.4 (088.8) (56) Авторское свидетельство СССР

У 392602, кл. Н 04 L 7/02, 1970.

Авторское свидетельство СССР

N 657637, кл. Н 04 Ь 7/02, 1974. (54) УСТРОЙСТВО ФАЗИРОВАНИЯ ПСЕВДОСЛУЧАЙНЫХ ПОСЛЕДОВАТЕЛЪНОСТЕЙ (57) Изобретение относится к электросвязи и обеспечивает фазирование псевдослучайных последовательностей с кратными и некратными периодами следования. Устр-во содержит

N каналов обработки (КО) 1 псевдослучайных последовательностей, блок 2 сумматоров по модулю два, (N-1) блоков обработки (БО)

3 псевдослучайных последовательностей. Каждый иэ N КО 1 содержит ключ 4, регистр 5 сдвига с логич. обратными связями, сумматор 6 по модулю два и управляющий блок 7. Блок

2 содержит (N-1) сумматоров 8 по модулю два. Каждый из (N-1) БО 3 содержит эл-т И 9 и линию 10 задержки.

Блок 7 содержит формирователь (Ф) фронтов, Ф меток времени, анализатор входного сигнала, счетчик импульсов и триггер фазирования. Ф фронтов содержит два инвертора, D-триггер и сумматор по модулю два. Ф меток времени содержит делитель частоты и

D-триггер. Анализатор содержит Dтриггер и эл-т И. Счетчик импульсов содержит три эл-та И и делитель частоты. 5 з.п.ф-лы, 2 ил.

81726 2

35

1 !

Изобретение относится к электросвязи и может быть использовано для фаэирования приемного устройства систем передачи данных с псевдослучайными сигналами.

Целью изобретения является обеспечение фазирования псевдослучайных последовательностей с кратными и некратными периодами следования.

На фиг.! представлена схема устройства фазирования псевдослучайных последовательностей; на фиг.2 — схема управляющего блока.

Устройство фаэирования псевдослучайных последовательностей содержит

N каналов 1 обработки псевдослучайных последовательностей, блок 2 сумматоров по модулю два и N-1 блоков

3 обработки псевдослучайных последовательностей.

Каждый из N каналов 1 обработки псевдослучайных последовательностей содержит ключ 4, регистр 5 сдвига с логическими обратными связями, сумматор 6 по модулю два и управляющий блок 7.

Блок 2 сумматоров по модулю два содержит N-l сумматоров 8 по модулю два.

Каждый из М-I блоков 3 обработки псевдослучайных последовательностей содержит элемент И 9и линию !О задержки.

Управляющий блок 7 содержит формирователь (! фронтов, формирователь 12 меток времени, анализатор

13 входного игнала, счетчик 14 импульсов и триггер 15 фазирования, Формирователь 11 фронтов содержит первый и второй инверторы 16 и 17, D-триггер 18 и сумматор 19 по модулю два.

Формирователь 12 меток времени содержит делитель 20 частоты и D-триггер 21 °

Анализатор 13 входного сигнала содержит D-триггер 22 и элемент

И 23.

Счетчик 14 импульсов содержит первьй, второй и третий элементы

И 24-26 и делитель 27 частоты.

Устройство фазирования псевдослучайных последовательностей (ПСП) работает следующим образом.

На дополнительный вход блока 2 сумматоров, являющийся входом устройства фазирования псевдослучайных последовательностей, подается входной сигнал в виде N сложенных по модулю два ПСП. Этот сигнал беэ изменения проходит через N-! сумматоров

8 блока 2 сумматоров, так как на его входы поступакт сигналы "0", С выхода блока 2 сумматоров сигнал поступает на вход N-го канала i обработки, в котором на сумматоре б осуществляется вычитание из N ПСП, сложенных.по модулю два, N-й ПСП.

С первого выхода N-го канала обработки сигнал поступает на N-1-й канал ) обработки, где осуществляется аналогичная операция. После обработки в N-1 каналах 1 обработки на вход первого канала 1 обработки поступает первая ПСП, которая через ключ 4 и регистр S подается на сумматор б. Регистр 5 и сумматор 6 образуют узел проверки на соответствие закону формирования ПСП.

Если поступающая на второй вход с сумматора 6 ПСП соответствует закону формирования, то на выходе сумматора

6 будут отсутствовать сигналы ошибки. Стсут::твие сигналоВ ошибки на выходе сумматора 6 регистрируется управляющим блоком 7. Если в течение времени, опре;.-.ëÿ..ìñãо емкостью счетчика 14 управ.сяю...его блока 7, H"-. пятый вход ("Сброс"g . .етчика 14 не поступают си налы ошибки, то сче,— чик 14 формирует импуш, который эапоминае-.ся и триггере 15

Сигнал "1" с прямого выхсда триггера 15 поступает на ключ 4, В результате чего на вход регистра 5 начинает поступать информация с Выхода логической .;рицательной связи регистра 5, которой:.Вляе:.;.я сумматор по модулю два. Регистр 5 авииа т работать в режиме формирования ГСП, синфаэной ПСП, по"T$ пающей Hà =-торой вход сумматора б. Так как на второй вход сумматора 6 первая ПСП поступ-!ла сдвинутой по фазе относительно этой же ПСП, и;;ступающей на дополнительный вход блока ",. сумматоров, то для исключения Фзз(ВОГО cäí ага с ре.-истра 5 и с выхода сумматора б на линию 10 задержки поступает ряд сдвинутых по фазе IICH. ., !ополнительный фазовый сдьиг в линии !0 задержки обеспечивает получение на выходе линии 10 задержки нулевого сдвига, т,е. первая ПСП на выходе линии 10 - вдвржки будет снн1381726 фазна первой ПСП на дополнительном входе блока 2 сумматоров.

С выхода 1инии 10 задержки первая

ПСП через открытый элемент И 9 пос5 тупает на соответствующий вход блока 2 сумматоров, в котором осуществляется вычитание из N сложенных по модулю два ПСЛ первой ПСП. Аналогично последовательно начинают работать и другие каналы 1 обработки и на соответствующих М-1 сумматорах 8 обеспечивается последовательное вычитан е всех ПСП, кроме N-й. Поэтому на вход N-го канала 1 обработки пос- 15 тупает только N-я ПСП, которая фазируется аналогично остальным. Сигналы, поступающие с вторых выходов соответствующих N каналов 1 обработки, индицируют о фаэировании соответст- 20 вующих ПСП.

Управляюший блок 7 работает следующим образом.

При наличии информации на выходе

D-триггера !8 формируются задержан- 25 ные на один такт импульсы и на выходе сумматора 19 формируются одиночные положительные импульсы длительностью в один такт, которые через второй инвертор 17 устанавливают в состояние "1" Л-триггер 22, на инверсном выходе которого формируется сигнал "0", закрывающий элемент И ?3.

При отсутсfpHH сигнала ошибки делитель 27 не сбрасывается и через определенное количество тактов, определяемое емкостью делителя 27, на его выходе формируется сигнал "l поступающий на С-вход триггера 15.

Сигналом с прямого выхода триггера 40

15 закрывается второй элемент И 25, а на инверсном выходе триггера 15 формируется выходной сигнал о наличии фазирования.

При наличии ошибок (до момента . 45 фаэирования} они поступают через второй и третий элементы И 25 и 26 на сброс делителя 27 и сигнал фазирования не формируется.

При отсутствии входной информации импульсы на выходе второго инвертора 17 не поступают на вход D-триггера 22, который очередной меткой времени с D-триггера 21 устанавливается в состояние 0, открывая элемент н н

55 .! 23, через который сигнал метки времени поступает на сброс делителя 27, и сигнал фазирования не формируется.

Таким образом, сигнал фаэирования формируется при наличии входной информации и отсутствии на информационном входе управляющего блока игнала ошибок. формула изобретения

1.Устройство фазирования псевдослучайных последовательностей, содержащее N последовательно соединенных каналов обработки псевдослучай" ных последовательностей, каждый из которых включает последовательно соединенные ключ, регистр сдвига с логическими обратными связями, сумматор по модулю два и управляющий блок, выход которого подсоединен к управляющему входу ключа, первый информационный вход ключа подключен к выходу регистра сдвига с логическими обратными связями, а второй вход и выход сумматора по модулю два и выход управляющего блока являются соответственно входом и первым и вторым выходами канала обработки псевдослучайных последовательностей, о т л и ч а ю щ е е с я тем, что, целью обеспечения фаэирования псевдослучайных последовательностей с кратными и некратными периодами следования, в него введены блок сумматоров по модулю два и N-I блоков обработки псевдослучайных последовательностей, при этом первый и второй входы N-! блоков обработки псевдослучайных последовательностей подкгцочены соответственно к второму и дополнительному входам соответствующих N-1 каналов обработки псевдослучайных последовательностей, выходы блоков обработки псевдослучайных последовательностей подсоединены к соответствующим входам блока сумматоров по модулю два, выход которого подсоединен к входу N-го канала обработки псевдослучайных последовательностей, причем дополнительный вход блока сумматоров по модулю два является входом устройства, а блок сумматоров по модулю два содержит

N-1 последовательно соединенных сумматоров по модулю два, первый вход первого сумматора по модулю два и вторые входы других сумматоров по модулю два являются входами блока сумматоров по модулю два, второй вход первого сумматора по модулю два

1381726 и выход (N-1)-ro сумматора по модулю два являются соответственно дополнительным входом и выходом сумматора по модулю два, а каждый из N-1 блоков обработки псевдослучайных последовательностей содержит последовательно соединенные линию задержки и элемент И, второй вход которого, вход линии задержки и выход элемента 1р

И являются соответственно первым и вторым входами и выходом каждого иэ

N-1 блоков обработки псевдослучайных последовательностей, при этом в каждом из N каналов обработки псевдослучайных последовательностей второй информационный вход ключа и информационный вход управляющего блока объединены с вторым входом сумматора по модулю два, а вход "Ошибка" 2О и вход "C6poc" управляющего блока и дополнительный выход регистра сдвига с логическими обратными связями являются соответственно первым и вторым дополнительными входами и дополни- 25 тельным выходом каждого иэ N-1 каналов обработки псевдослучайных последовательностей.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что управляю- ур щий блох содержит последовательно соединенные формирователь фронтов, анализатор входного сигнала, счетчик импульсоз и триггер фаэирования, а также формирователь меток времени, первый вход и первый и второй выходы которого подключены соответственно к второму выходу формирователя фрон» тов и второму и третьему входам анализатора входного сигнала, второй 4О вход счетчика импульсов подключен к прямому выходу триггера фаэирования, причем первый вход формирователя . фронтов, второй вход формирователя фронтов, объединенный с вторым вхо- 45 дом формирователя меток времени и третьим входом счетчика импульсов, четвертый вход счетчика импульсов, пятый вход счетчика импульсов, объединенный с S-входом триггера фаэирования, и инверсньФ выход являются соответственно информационным и тактовым входами, входом "Ошибка", входом Сброс" и выходом управляющего блока.

3. Устройство по п.2, о т л и ч а ю щ е е с я тем, что формирователь фронтов содержит последовательно соединенные первый инвертор, D-триггер, сумматор по модулю два, второй вход которого подключен к

D-входу D-триггера, и второй инвертор, причем D-вход D-триггера, вход и выход первого иннертора и выход, второго инвертора являются соответственно первым и вторым входами и вторым и первым выходами формирователя фронтов.

4. Устройство по п.2, о т л и ч а ю щ е е с я тем, что формирователь меток времени содержит последовательно соединенные делитель частоты и D-триггер, причем вход делителя частоты, S-вход,прлисй и обратный выходы D-триггера являются соответственно вторым и первым входами и первыми вторым выходами формирователя меток времени.

5. Устройство по и.2, о т л и ч а ю щ е е с я тем, что анализатор входного сигнала содержит последовательно соединенные D-триггер и элемент И, причем S-вход и С-вход

D-триггера и выход элемента И являются соответственно первь ч и вторым входами и выходом анализатора входного сигнала.

6. Устройство по и.?, о т л и— ч а ю щ е е с я тем, что счетчик импульсов содержит последовательно еоединенные первый, второй и третий элементы И и делитель частоты, причем первый вход первого элемента И, объединенный с тактеBblN входом делителя частоты, второй вход первого элемента И, первый вход второго элемента И, второй и третий входи тр=. ьего элемента И и выход делителя частоты являются соответственно третим, четвертым, вторим, первым и пятым входами и выходом счетчика импу..ьсов.

1381726

Составитель В.Орлов

Редактор ii.Лежнина Техред Л.Сердюкова Корректор И.Муска

Заказ 1195/5Ь Тираж 660 Подписное

В11ИИПИ Государственного комитета СССР по делам изобретений и открытий

1:5035, Москва, Ж-35, Раушская паб., д.4/5

Производственно-полиграфическое предприяти», г.ужгород, ул. Проектная, 4