Программное устройство для формирования адресов

 

Изобретение относится к вычислительной технике и может быть использовано для управления записью и считыванием данных в специализирован ных вычислителях систем распознавания образов. Цель изобретения - повышение быстродействия и расширение функциональных возможностей за счет обеспечения программного и последо- / вательного формирования адресов ячеек оперативной памяти без дополнительного перепрограммирования. Устройство для,формирования адресов содержит два двоичных счетчика 21,22, блок 9 постоянной памяти, управляемьй генератор 12 импульсов, схему 7 сравнения, вход 2 запуска и выходы 23 и 24 адресов столбцов и строк матрицы ячеек ОЗУ, входы 1 и 3 обнуления и тактирования режима последовательного формирования адресов, шесть элементов ИЛИ 4,11,15,18,19,20, блок 6 задания числа наложений матриц , элемент НЕ 8, триггер 10 разрешения программной работы, два делителя 3 и 14 частоты, два элемента И 15 и 17, двоичный счетчик 5 и выход 25 стробирования адреса, 1 ил. 1 табл. (Л с : гз со 00 00 00 сд

СОЮЗ СОВЕТСНИХ

СООИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (д1) 4 6 06 Е 9/00 12/06 С» 1, 1;....

/. Д у » . и », f

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

2Ч

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4130310/24-24 (22) 08.10.86 (46) 23.03.88. Бюл. N - 11 (72) Б.M.Àíäðååâ и С.П.Леухин (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 739533, кл. G 06 F 9/00, 1980.

Авторское свидетельство СССР

9 726530, кл. G 06 F 9/00, 1980. (54) ПРОГРАММНОЕ УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСОВ (57) Изобретение относится к вычислительной технике и может быть использовано для управления записью и считыванием данных в специализированных вычислителях систем распознавания образов. Цель изобретения - повышение быстродействия и расширение функциональных воэможностей за счет обеспечения программного и последо1

„.80„„138 350 А1 вательного формирования адресов ячеек оперативной памяти без дополнительного перепрограммирования. Ус1ройство для формирования адресов содержит два двоичных счетчика 21,22, блок 9 постоянной памяти, управляемый генератор 12 импульсов, схему 7 сравнения, вход 2 запуска и выходы 23 и 24 адресов столбцов и строк матрицы ячеек ОЗУ, входы 1 и 3 обнуления и тактирования режима последовательного формирования адресов, шесть элементов ИЛИ 4,11,15,18,19,20, блок 6 задания числа наложений матриц, элемент НЕ 8, триггер 10 разрешения программной работы, два делите- а ля !3 и 14 частоты, два элемента

И 16 и 17, двоичный счетчик 5 и выход 25 стробирования адреса, 1 ил.

1 табл.

1 138335

Изобретение относится к вычислительной технике и может быть использовано для построения блоков управления записью и считыванием данных в, l) специализированных вычислителях систем распознавания образов.

Цель изобретения — повышение быстродействия и расширение функциональных возможностей за счет обеспечения программного и последовательного формирования адресов ячеек оперативной памяти без дополнительного перепрограммирования.

На чертеже представлена функциональная схема. устройства.

Устройство содержит вход 1 обнуления, вход 2 запуска, вход 3 тактирования режима последовательного формирования адресов, элемент ИЛИ 4, двоичный счетчик 5, блок 6 задания числа наложений. матриц, схему 7 сравнения, . элемент НЕ 8, блок 9 постоянной памяти, триггер 10 разрешения программной работы, элемент ИЛИ 11, управляемый генератор 12 импульсов, делители 13 и 14 частоты,. элемент ИЛИ 15, элементы И 16 и 17, элементы ИЛИ 18-20 двоичные счетчики 21 и 22 соответственно столбцов и строк матрицы яче- ЗО ек оперативной памяти, выходы 23 и 24 адреса соответственно столбцов и строк матрицы ячеек ОЗУ, выход 25 стробирования адреса.

Описание работы программного устройства проводится применительно к матрице оперативной памяти, содержащей NxN элементов, где N — число столбцов матрицы; M — - число строк матрицы. В случае записи данных про- 40 изводится последовательный перебор адресов ячеек матрицы из NxM элементов но столбцам и строкам, в случае считывания данных — выработка групп адресов соседних ячеек оперативной 45 памяти, составляющих матрицу меньшего размера nxm, где n ; число столбцов малой матрицы; m — число строк малой матрицы. Число таких групп адресных последовательностей равно чис- 5р лу всех возможных наложений малой матрицы на большую и равно (N-n+l)x х(М-m+I)

В исходном состоянии высокий уровень сигнала на входе 1 обнуления, поступая на входы обнуления двоичных счетчиков 21 и 22, а через элементы

ИШ1 4 и 11 соответственно на входы обнуления двоичного счетчика 5, делителей 13 и 14 частоты, триггера 10 разрешения программной работы, удерживает их в нулевом состоянии. На информационном выходе блоков задания числа наложений матриц устанавливается код числа f(N-и+1) (1 ;-к+1)-lj .

Переход уровня сигнала на входе 1 в низкое состояние разрешает работу устройства.

В режиме последовательного формирования адресов на вход 3 тактирования подается серия иэ NxM прямоугольных импульсов, которые, проходя через элемент ИЛИ 15, поступают на вход тактирования счета двоичного счетчика 21 и на выход 25 стробирования адресов. Переключение двоичного счетчика 21 происходит по спадам этих импульсов. Емкость счетчика 21 равна N, поэтому после выработки N адресов первой и всех последующих строк ячеек матрицы оперативной памяти на его выходе переполнения формируется импульс, который через элемент ИЛИ 18 поступает на вход тактирования счета двоичного счетчика 22, емкость которого равна M. Второй двоичный счетчик 22, срабатывая по спадам импульсов, поступающих на его вход тактирования счета, формирует на своих информационных выходах адреса М строк ячеек матрицы оперативной памяти ° Каждый очередной импульс, поступающий на выход 25 стробирования адреса, своим передним фронтом стробирует адреса, появившиеся после спада предыдущего импульса стробирования на выходах 23 и 24 адреса столбцов и строк матрицы оперативной памя ти.

Запуск программного режима формирования адресов производится подачей прямоугольного импульса на вход 2 запуска, который проходя через элемент ИЛИ 4, обнуляет двоичный счетчик 5 и делители 13 и 14 частоты, а также„ проходя через элементы ИЛИ 19 и 20, загружает в двоичные счетчики 21 и 22 адрес соответственно по столбцу и строке начального элемента первого наложения малой матрицы на большую, кроме того устанавливают триггер 10 разрешения программной работы в единичное состояние, которое разрешает формирование управляемым генератором 12 прямоугольных импульсов. Импульсы генератора 12 поступаI 383350 ют через элелюнт ИЛИ 15 на выход 25 стробирования адреса, где своим передним фронтом стробируют сформированные программным устройством адре5 са, Кроме того, импульсы генерато- ра 12 поступают через элемент ИЛИ 15 на вход тактирования счета двоичного счетчика 21, который, переключаясь по их спадам, вырабатывает на своих информационных выходах адреса столбцов матрицы оперативной памяти, Одновременно импульсы управляемого генератора 12 пересчитываются делителем 13 частоты, на выходе которого по15 спаду каждого п-го импульса формируются короткие импульсы. Последние, проходя через элемент ИЛИ 18, поступают на вход тактирования счета двоичного счетчика 22, вырабатывающего 20 адреса строк матрицы оперативной памяти, а также, проходя через элемент ИЛИ 19 поступают на вход стробирования параллельной загрузки двоичного счетчика 21, фиксируя в нем 25 вновь адрес столбца, на котором расположен начальный элемент первого наложения малой матрицы на большую,кроме того, пересчитываются делителем 14 частоты, на выходе которого по спаду 30 каждого m-ro входного импульса формируются короткие импульсы, Поскольку в исходном состоянии двоичный счетчик 5 обнулен, а на выходе блока 6 задания числа наложений матриц вы- ;.

35 ставлено значение кода, соответствующего числу ((И-n+1) (М-m+ 1) — 1), с выхода схемы 7 сравнения поступает низкий уровень сигнала, который, инвертируясь элементом НЕ 8, разрешает прохождение импульсов с выхода делителя 14 частоты через элемент

И 17 на вход тактирования счета двоичного счетчика 5. Последний переключаясь по передним фронтам этих им- 45 пульсов, осуществляет счет групп адресов иначе наложенной малой матрицы на большую. Каждому номеру очередного наложения, поступающему с выхода счетчика 5 на адресные входы блока 9 постоянной памяти, в последнем поставлено в соответствие значение адресов столбца и строки начального элемента данного наложения. Импульсы выхода делителя 14 частоты, проходя через элемент И 17 и элементы ИЛИ 19

55 и 20, фиксируют значение адресов столбца и строки начального элемента каждого очередного наложения во втором и третьем двоичных счетчиках 21 и 22.

На ((N-n+1)(M-m+1)-1) -м наложении на выходе схемы 7 сравнения появляется высокий уровень сигнала, который разрешает прохождение очередного импульса с выхода второго делителя 14 частоты через первый элемент

И 16 и второй элемент HJIH 11 на вход сброса триггера lp разрешения программной работы, которьй, сбросившись, запрещает работу управляемого генератора 12 импульсов. Тем самым завершается цикл программного формирования адресов, представляющий собой однократное сканирование малой матрицей из n x m элементов о большой матрице ОЗУ из N x М элементов .

Данные прожига блока 9 в восьмеричных кодах для N = M = 16,, n =

8 > + L(N n+ I ) (M m+ I ) 1) = 80то = — 120> представлены в таблице.

За один цикл наложений малой матрицы на большую адреса элементов большой матрицы вырабатываются программным устройством разное число раз, в зависимости от того, в скольких наложениях малой матрицы на большую участвует каждый данный элемент матрицы оперативной памяти, т.е. осуществляется разночастотный опрос ячеек матрицы оперативной памяти. формула изобретения

Программное устройство для формирования адресов, содержащее два дво ичных счетчика, блок постоянной памяти, управляемый, генератор импульсов и схему сравнения, первый и второй выходы блока постоянной памяти подключены к информационным входам первого и второго двоичных счетчиков соответственно, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия и расширения функциональных возможностей за счет обеспечения программного и последовательного формирования адресов ячеек оперативной памяти без дополнительного перепрограммирования, в него введены третий двоичный счетчик, два делителя частоты, блок задания числа наложений матрицы, триггер разрешения программной работы, два элемента И, шесть элементов ИЛИ и элемент НЕ, причем входы установки в "0" первого и

1383350

20

Номер налоАдрес Адрес столб- строки ца рес роки

° f кения

7 8

3 4 5

3 66

3 67 1

3 70

3 71 3

3 72 4

3 73

3 74 6

3 75 7

3 76 10 6

10

4 77

4 100

4 101 2

4 102 3

14

5 второго двоичных счетчиков и первые входы первого и второго элементов ИЛИ соединены с входом обнуления устройства, второй вход первого элемента ИЛИ, первые входы третьего и четвертого элементов ИЛИ и вход установки в "1" триггера разрешения программной работы соединены с входом запуска устройства, первый вход пятого 10 элемента ИЛИ является входом тактирования устройства, выход первого элемента ИЛИ соединен с входами установки в "0" третьего двоичного счетчика, первого и второго делителей частоты, выход третьего двоичного счетчика соединен с адресным входом блока постоянной памятии первымвходом схемы сравнения,второйвход которой. подключен к выходу блока задания числа наложений матриц, выход признака равенства схемы сравнения соединен с входом элемента НЕ и первым входом первого элемента И, выход элемента НЕ соединен с первым входом второго элемента.И, выход которого соединен с вто-. рыми входайи третьего и четвертого элементов ИЛИ и счетным входом третье"

ro счетчика, выход второго элемента ИЛИ подключен к входу установки в "Он триггера разрешения программНомер Адрес Адрес Номер Адрес нало- столб- строки нало- столб жения ца жения ца

33 0

34

35 2

36 3

37 4

40 5

41 6

42 7

43, 10

44 0

45 1

46 2

47 3 ной работы, выход которого соединен с входом блокировки управляемого генератора импульсов, выход которого подключен к тактовому входу первого делителя частоты и второму входу пятого элемента ИЛИ, выход которого соединен со счетным входом первого двоичного счетчика и является выходом стробирования адресов устройства, вьг ход первого делителя частоты соединен с третьим входом третьего элемента ИЛИ, первым входом шестого элемента ИЛИ и тактовым входом второго делителя частоты, выход второго делителя частоты соединен с вторыми входами первого и второго элементов И, выход первого элемента И подключен к второму входу второго элемента ИЛИ, выход переполнения первого двоичного счетчика соединен с вторым входом шестого элемента И, выход которого соединен со счетным входом второго двоичного счетчика, выходы третьего и четвертого элементов ИЛИ соединены с входами разрешения записи первого и второго двоичных счетчиков соответственно, выходы первого и второго двоичных счетчиков являются выходами адреса столбца и адреса строки устройства соответственно.

1383350

Продолжение таблицы

)03

104

)05

)06

)07

22

l)0

24

i)2

60 3

l)3

61 4

62 5

63 6

64 7

65 10

114

115

)16

31

1)7

10.) 20

Составитель И.Поливода

Техред Л.Олийнык Корректор А.Тяско

Редактор Н.Лазаренко

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1)30353 Москва, Ж-35, Раушская наб. д.4j5

Заказ )297/47

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4

50 4

51 5

52 6

53 7

54 10

55 О

56 )

57 2

4 7

5 7

6 7

7 7

10 7

О 10

1 10

2 10

3 10

4 10

5 )О

6 10

7 10

10 10