Способ преобразования максимума амплитуды электрического импульса в цифровую форму и устройство для его осуществления

 

Изобретение относится к электроизмерительной и вычислительной технике и предназначено для преобразования амплитуды импульсов в код. Способ основан на выполнении первой операции считывания амплитуды импульса, а во время убывания его амплитуды производится вычитание из максимального значения амплитуды импульса его убывающего значения, нижний предел которого зафиксирован первым считыванием и второй операцией считывания (методом одного отсчета) разностного напряжения. Суммирование результатов первого и второго считываний в момент времени максимума разностного н; 1 ряжения позволяет определить максимум амплитуд -, электрического импульса в цифрово;- фспше. Устройство , реализующее предлагаемый спосоГ). состоит из двух параллельно подключенных каналов: в первом фиксируется в ПЗУ результат первого считывания известным ., а на втором выходе формируется логическая единица в момент времени максимума разностного напряжения, во втором, состоящем из последовательно соедниенных пикового детектора, вычитающего устрсч ктв.ч п точного АЦП, осуществляется формнпон,. ние разностного напряжения и считывание его (методом одного отсчета) точным АЦП. 2 с.п.ф-лы, 2 ил. O (/ с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Ц г

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,„, 8

К А BTOPCKOMV СВИДЕТЕЛЬСТВУ / (21) 4119090/24-24 (22) 15.09.86 (46) 07.04.88. Бюл. № 13 (72) К. П. Гордиенко и В. В. Волков (53) 681.325 (088.8) (56) Бахтиаров Г. Д. и др. Аналого-цифровые преобразователи.— 1980, с. 196, рис. 7.22,в.

Авторское свидетельство СССР по заявке № 3915743/28, кл. G 01 N 29/04, 25.03.86. (54) СПОСОБ ПРЕОБРАЗОВАНИЯ МАКСИМУМА АМПЛИТУДЫ ЭЛЕКТРИЧЕСКОГО ИМПУЛЬСА В ЦИФРОВУЮ ФОРМУ И УСТРОЙСТВО ДЛЯ ЕГО ОСУЩЕСТВЛЕНИЯ (57) Изобретение относится к электроизмерительной и вычислительной технике и предназначено для преобразования амплитуды импульсов в код. Способ основан на выполнении первой операции считывания амплитуды импульса, а во время убывания его амплитуды производится вычитание из мак„„SU„„1387194 А 1 симального значения амплитуды импульса его убывающего значения, нижний предел которого зафиксирован первым считыванием и второй операцией считывания (методом одного отсчета) разностного напряжения.

Суммирование результатов первого и второго считываний в момент времени максимума разностног0 напряжения позволяет определить максимум ам плиту.l."-.i электрического импульса в цифрово. : форме. Устройство, реализующее предлагаемый способ, состоит из двух параллельно подклклен:: ых каналов: в первом фиксируется в ПЗУ рсзультат первого считывания известным АЦП, а на втором выходе формируется логическая единица в момент времени максимума разностного напряжения, во втооом, состоящем из последовательно соединсппь . пикового детектора, вычитающего устр и гн:» точного АЦП, осуществляется формиро::ание разностного напряжения и считывая ц его (методом одного отсчета) точным АЦП.

2 с.п.ф-лы, 2 ил.

1387194

Формула изобретения

Изобретение относится к цифровой измерительной и вычислительной технике.

Цель изобретения — повышение точности.

Способ преобразования максимума амплитуды электрического импульса в цифровую форму заключается в сравнении преобразуемого сигнала с набором опорных уровней, соответствующих старшим разрядам формируемого кода, формировании и запоминании кода, соответствующего количеству опорных уровней напряжений, превышенных преобразуемым сигналом, в момент равенства уменьшающегося после достижения максимума преобразуемого сигнала ближайшему опорному уровню, причем одновременно со сравнением преобразуемого сигнала с набором опорных уровней запоминают максимум амплитуды преобразуемого сигнала и вычитают из последнего преобразуемый сигнал, а в момент равенства уменьшающегося преобразуемого сигнала ближайшему опорному уровню сравнивают разностный сигнал с набором опорных уровней, соответствующих младшим разрядам формируемого кода, формируют код младших разрядов и суммируют его с кодом старших разрядов.

На фиг. 1 представлено устройство для реализации предлагаемого способа; на фиг. 2 — временные диаграммы.

Устройство содержит делитель 1 напряжения, каналы преобразования, каждый из которых состоит из компаратора 2, D-триггера 3, элемента ИЛИ 4, элемента И 5, полусумматора 6, линии 7 задержки. Кроме того, в устройство входят линии 8 — 11 задержки, запоминающее устройство (ЗУ) 12, элементы ИЛИ 13 и 14, пиковый детектор 15, вычитающее устройство 16, ограничительный элемент 17 на диоде, аналогоцифровой преобразователь (АЦП) 18 параллельного типа, сумматор 19, оперативное запоминающее устройство (ОЗУ) 20.

Работа устройства объясняется с помощью временных диаграмм (фиг. 2), которые отражают самые характерные случаи работы устройства.

В момент времени t=0 амплитуда входного сигнала достигает уровня, при котором на выходе компаратора 2 имеется логическая единица. В этом случае состояния входов и выходов, обозначенные соответствующими буквами элементов устройства, отражены на временных диаграммах в виде логического нуля или логической единицы.

Цифрами обозначены выходы соответствующих элементов.

Таким образом, на выходе -го канала преобразования имеется логическая единица, определяющая адрес ячейки памяти ЗУ12, в которой записан цифровой код, соответствующий амплитуде аналогового значения (код старших разрядов) . Во втором канале происходит нарастание аналогового напряжения на пиковом детекторе 15, а на выходе вычитающего устройства 16 аналоговое напряжение отсутствует.

При t)tM" на выходе вычитающего устройства имеется разностное напряжение, которое считывается АЦП 18, формирующим младшие разряды, но результат считывания еще не поступает на его выход.

В момент времени t=t> на входах А и С имеются логические нули, а на D-входе поддерживается логическая единица, что обеспечивает на Q выходе логическую единицу, которая в сочетании с логической единицей на S выходе обуславливает логическую единицу на выходе элемента И 5. Через время задержки линии 9 задержки на ее выходе формируется логическая единица, которая поступает на вторые входы ЗУ12 и

АЦП 18 и обуславливает запись результатов считывания кодов в сумматор 19 и обнуляет пиковый детектор 15. Через время задержки линии 8 задержки начинается суммирование в сумматоре 19, а результат его записывается в ОЗУ 20.

Работа нижнего канала преобразования отражена на временной диаграмме как до момента времени t=t4, так и после него. В частности, после указанного времени на время /,, на D входе Dтриггера 3 поддерживается логическая единица, а на С входе имеется логический нуль, что обеспечивает на Q выходе логическую единицу. Через время задержки t„, (время задержки линии 11 задержки) на всех С входах имеется логическая единица, что обеспечивает готовность устройства к определению максимальной амплитуды следующего входного электрического имп ул ьса.

1. Способ преобразования максимума амплитуды электрического импульса в цифровую форму, заключающийся в сравнении преобразуемого сигнала с набором опорных уровней напряжений, соответствующих старшим разрядам формируемого кода, формировании и запоминании кода старших разрядов, соответствующего количеству опорных уровней напряжений, превышенных преобразуемым сигналом, в момент равенства уменьшающегося после достижения максимума преобразуемого сигнала ближайшему опорному уровню напряжения, отличаюи1ийся тем, что, с целью повышения точности, одновременно со сравнением преобразуемого сигнала с набором опорных уровней напряжений запоминают максимум амплитуды преобразуемого сигнала и путем вычитания из последнего преобразуемого сигнала формируют разностный сигнал, в момент равенства уменьшающегося преобразуемого сигнала ближайшему опорному уровню напряжения сравнивают разностный сигнал с набором опорных уровней напря1387194 жения, соответствующих младшим разрядам формируемого кода, формируют код младших разрядов и суммируют его с кодом старших разрядов.

2. Устройство преобразования максимума амплитуды электрического импульса в цифровую форму, содержащее делитель напряжения, входы которого соединены с шиной опорного напряжения и общей шиной соответственно, а выходы — с соответствующими опорными входами каналов преобразования, каждый из которых выполнен на компараторе, D-триггере, элементе И, первом элементе ИЛИ, полусумматоре и первой линии задержки, вход которой в каждом канале преобразования объединен с входом полусумматора и подключен к выходу компаратора, первый вход которого является опорным входом канала преобразования, вторые входы компараторов каналов преобразования объединены и являются входной шиной, выход первой линии задержки в каждом канале преобразования соединен с Dвходом D-триггера, выход которого соединен с первым входом элемента И и является первым. выходом соответствующего канала преобразования, С-вход D-триггера в каждом канале преобразования соединен с выходом первого элемента ИЛИ, первый вход которого соединен с первым выходом полусумматора, второй выход которого подключен к второму входу элемента И, выходы элементов И всех каналов преобразования подключены к соответствующим входам второго элемента ИЛИ, выход которого соединен с входом второй линии задержки, выход которой соединен с управляющим входом запоминающего устройства и входом третьей лчнии задержки, выход которой

30 соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом четвертой линии задержки, а выход подключен к вторым входам первых элементов ИЛИ, вход четвертой линии задержки соединен с вторым входом элемента И первого канала преобразования, второй вход полусумматора -канала преобразования, кроме первого, соединен с С-входом D-триггера (i — 1) -канала преобразования, второй вход полусумматора первого канала преобразования является шиной логической единицы, отличающееся тем, что в него введены пиковый детектор, вычитающее устройство, ограничительный элемент, параллельный аналого-цифровой преобразователь, пятая линия задержки, сумматор, оперативное запоминающее устройство, выход которого является выходной шиной, вход соединен с выходом сумматора, первый и второй информационные входы которого подключены соответственно к выходам запоминающего устройства и параллельного аналого-цифрового преобразователя, а управляющий вход через пятую линию задержки подключен к выходу третьей линии задержки и объединен с управляющими входами пикового детектора и параллельного аналого-цифрового преобразователя, информационный вход которого объединен с входом ограничительного элемента и подключен к выходу вычитающего устройства, первый вход которого является входной шиной, а второй соединен с выходом пикового детектора, информационный вход которого является входной шиной, а входы запоминающего устройства соединены с первыми выходами каналов преобразования, выход ограничительного элемента соединен с общей шиной.

1387194

Составитель В.Махнаков

Редактор И, Горная Техред И. Верес Корректор М. Максимишинец

Заказ 1232/58 Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Произвбдственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4