Устройство для логарифмирования

 

Изобретение относится к области вьиислительной техники и может быть использовано при построении быстродействующих цифровых вычислительных машин. Целью изобретения является повьшение точности вычисления. Устройство содержит вход аргумента 1, вход запуска 2, блок управления 3, четвертый коммутатор 4, первый регистр 5, .первый, второй, третий и четверТЕ й блоки памяти 6|, 6, 6, и 6,, второй , первый и третий коммутаторы 7, 8 и 9, умножитель 10, блок элементов НЕ 1, сумматор 12, второй регистр 13, выход устройства 14, выход готовности данных устройства 15. 1 з.п. ф-лы, 2 ил.

СОЮЗ СОБЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (д11 G Об F 7/556

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ .К СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4149069/24-24 (22) 17.11.86 (46) 15.04.88. Бюл, Ф 14 (71) Таганрогский радиотехнический институт им. В.Д. Калмыкова (72) В,Е. Золотовский и P ° В. Коробков (53) 681.325(088.8) (56) Авторское свидетельство СССР

N- 860067, кл. G 06 F 7/556, 1979.

Авторское свидетельство СССР

1059572, кл. G 06 F 7/556, 1981. (54) УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРОВАНИЯ (57) Изобретение относится к области вычислительной техники и может быть

„.80„„1388857 А1 использовано при построении быстродействуюшнх цифровых вычислительных машин. Целью изобретения является повьппение точности вычисления. Устройство содеряжт вход аргумента 1, вход запуска 2, блок управления 3, четвертый коммутатор 4, первый регистр 5, .первый, второй, третий и четвертый блоки памяти 6, 6, 6> и 6+, второй, первый и третий коммутаторы 7, 8 и 9, умножитель 10, блок элементов

НЕ 11, сумматор 12, второй регистр

13, выход устройства 14, выход готовности данных устройства 15. 1 з.п. ф-лы, 2 ил.

138885 у, В Ш П

)О 9...00 7 Y

10 нулей

Z = 1,00...00 Z

20 нулей

Изобретение относится к вычисли тельной технике и может быть исполь" зовано для аппаратного вычисления логарифма числа.

Целью изобретения является повышение точности вычисления.

На фиг.1 изображена схема устройства для логарифмирования; на фиг,2схема блока управления, 10

Устройство содержи:т вход 1 аргу-. мента, вход 2 запуска, блок 3 управления, четвертый коммутатор 4, первый регистр 5, первый 6,, второй 6, третий 6> и четвертый 6 блоки памяти, 15 второй 7, первый 8 и .третий 9 коммутаторы, умножитель 10, блок элементов

BE 11, сумматор 12, второй регистр

13 выход 14 устройства, выход 15 готовности;данных устройства, 20

Блок 3 управления содержит триггер

16, элемент И 17, счетчик 18, тактоВый вход 19, блок 20 памяти и выходы

21 блока управления, Блок 3 управления построен в виде 25

Микропрограммного управляющего автомата. Сигнал запуска, поступающий на вход 2, перебрасывает триггер 16 в единичное состояние, Триггер 16 отКрывает элемент И 17, и на счетный 3(!

Вход счетчика 18 поступает тактовая серия Со с входа 19, Выходы счетчика 18 соединены с адресными входами блока 20 памяти, и иэ последнего вызываются управляющие сигналы С1, С2, СЗ, А1, А2, АЗ, А4, поступающие на выходы

21, и сигнал СГ, поступающий на выход 15.

Схема работает слецующим образом.

На вход 1 подается аргумент Х. фО

Коммутатор 4, настроенный сигналом

А1, пропускает Х на вход регистра 5.

Йо сигналу С1 Х записывается в регистр 5. Одиннадцать старших разрядов

Х (обозначйм нх Х,) поступают на ад- 45 ресные входы блоков 6,, и бэ памяти.

На выходе блока 6» памяти формируется 1/Х„на выходе блошка, 6 памяти - 1пХ».

Коммутатор 7, настроенный сигналами;

А2, пропускает на первый вход умножителя 10.величину 1/Х,. Коммутатор

9, настроенный сигналами АЗ, пропускает на второй вход уиножителя 10 величину Х, Умножитель . !О, управляемый сигналами С2, формирует произведение

У 1/Х, Х, которое проходит через

55 коммутатор 4 и записывается в регистр

5. Одновременно сформированная в блоке 6 памяти величина 1пХ» проходит

7 2 через коммутатор 8, настроенный сигналами АЗ, через сумматор 12 и по сигналу С5 записывается в регистр 13.

На этом первый цикл завершается, Число Y,èìååò следующий вид: где 7 - 11 старших разрядов за мас сивом нулей;

У „- младшие разряды

С выхода 2 регистра 5 У поступает на адресные входы блока 6 памяти, 1 формирующего, и блок 6 памяти, !

+У формирующий 1n(1+Y ), Как и в первом цикле, в умножителе 10 формируется

1 число Z = — 7, которое опять за"

1+У писывается в регистр 5. Одновременно величина 1n(1+Y ) проходит через коммутатор 8, в сумматоре 12 складывает" ся с 1пХ, и записывается в регистр 13.

RG 13 = 1пХ, + 1п(1+7, ) . Второй цикл завершен.

Если двух циклов недостаточно для достижения требуемой точности, выполняется еще один цикл, Число Z имеет следующий вид: где Z — разряды за массивом нулей, С выхода m регистра 5 Z„„ через коммутаторы 7 и 9 поступает на оба входа умножителя 10, и в последнем формируется Z„„ . Одновременно Z» проходит через коммутатор 8 и в сум" ,маторе 12 формируется сумма 1nX; +

+ 1n(1+Y )+ Е »„„ которая записывается в регистр 13. По завершении опера Х ции умножения величина Z „проходит через блок элементов НЕ 11 и поступает на вход коммутатора 8 со сдвигом на один разряд в сторону младших разрядов. Коммутатор 8 пропускает на мв вход сумматора 12 величину - "", В и сумматоре 12 формируется число lnX=

1nX + 1n(1+!Yg)+ Z y кото рое записывается в регистр 13. Сфор мированная величина 1пХ считывается с выхода 14, 1388857

Формула и з обретения

1. Устройство для логарифмирования, содержащее сумматор, первый и

5 второй регистры, первый и второй коммутаторы, первый и второй блоки памяти, блок управления, причем выходы старших разрядов первого регистра соединены с адресными входами перво- 1О

ro блока памяти, выход первого коммутатора соединен с входом первого операнда сумматора, выход которого соединен с информационным входом второго регистра, выход которого соединен с выходом функции устройства, первый, второй, третий и четвертый выходы блока управления соединены соответственно с входами записи первого и второго регистров, управляющими вхо-. дами первого и второго коммутаторов, о т л и ч а ю щ е е с я тем, что, с целью повышения точности вычисления, в него введены третий и четвертый блоки памяти, третий и четвертый ком- 25 мутаторы, умножитель и блок элементов

НЕ, причем выход первого блока памяти соединен с первым информационным входом второго коммутатора, выходы старших разрядов первого регистра соединены с адресными входами третьего блока памяти, выход которого соединен с первым .информационным входом первого коммутатора, выходы средних разрядов первого регистра соединены с адресными входами второго и четвертого блоков памяти, выходы которых соответственно соединены с вторыми информационными входами второго и первого коммутаторов, третьи информационные входы которых соединены с выходами младших разрядов первого регистра, выходы которого соединены с первым информационным входом третьеt го коммутатора, вторые информационные входы которого соединены с выходами младших разрядов первого регистра, информационный вход которого соединен с выходом четвертого коммутатора, первый информационный вход которого соединен с входом аргумента устройства, выход второго и третьего коммутаторов соединены с входами первого и второго сомножителей умножителя, выход которого соединен с входом блока элементов НЕ и вторым информационным входом четвертого коммутатора, выход второго регистра соединен с входом операнда сумматора, выходы блока элементов НЕ соединены со сдвинутыми на один разряд вправо четвертыми информационными входами перI вого коммутатора, вход запуска устройства соединен с управляющим входом блока управления, пятый, шестой, седьмой и восьмой выходы которого соединены соответственно с управляющими входами умноямтеля, третьего и четвертого коммутаторов, с выходом готовности данных устройства.

2, Устройство по п,1, о т л и ч аю щ е е с я тем, что блок управления содержит блок памяти, счетчик, триггер и элемент И, первый вход которого соединен с тактовым входом устройства, вход запуска которого соединен с установочным входом триггера, прямой выход которого соединен с вторым входоМ элемента И, выход которого соединен со счетным входом счетчика, выходы которого соединены с адресными входами блока памяти, с первого по восьмой выходы которого соединены соответственно с первого по восьмой выходами блока управления, восьмой выход блока памяти соединен с входами сброса счетчика и триггера, 1388857

Составитель А. Шуляпов

Редактор Е. Копча Техред И.gидык Корректор О, Кравцова

Заказ 1580/49 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб.; д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4