Устройство для вычисления экспоненциальной функции
Изобретение относится к вычислительной технике и может быть использовано в в ычислительных машинах для аппаратного вычисления функции у . Целью изобретения является повьппение быстродействия устройства. В состав устройства входят регистр 1 сдвига, первый сумматор 2, злемент запрета 3, злемент И 4, элемент ИС- КЛОЧАЮЩЕЕ ИЛИ 6, первый счетчик 7, блок памяти 8, второй счетчик 9, сдвигатель 10, группа элементов ИС- КЛЮЧАЮПЩЕ ИЛИ 11, второй сумматор 12 и регистр 13. Повышение быстродействия устройства достигается за счет введения первого и второго сумматоров , блока памяти, сдвигателя, группы элементов ИСКЛОЧАЮЩЕЕ ИПИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и их оригинальных связей. 1 ил. «5
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
„„SU„, 141 I1 740 А 1 др 4 < 06 F 7/556
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4067827/24-24 (22) 15.05.86 (46) 23;07.88. Вюл. У 27 (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) В.Е.Золотовский, P.Â.Êîðîáêîâ и В.Ф.Гузик . (53) 681.325(088.8) (56) Авторское свидетельство СССР
У 1129611, кл. С 06 F 7/556, 1983.
Авторское свидетельство СССР
У 1348832, кл. G 06 F 7/556, 17.03.86. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭКСПОНЕНЦИАЛЬНОЙ ФУНКЦИИ (57) Изобретение относится к вычислительной технике и может быть ис- . пользовано в вычислительных машинах для аппаратного вычисления функции у = е, Целью изобретения является повышение быстродействия устройства.
В состав устройства входят регистр 1 сдвига, первый сумматор 2, элемент запрета 3, элемент И 4, элемент ИСКДОЧАЮЩЕЕ ИЛИ 6, первый счетчик. 7, блок памяти 8, второй счетчик 9, сдвигатель 10, группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 11, второй сумматор 12 и регистр 13. Повышение быстродействия устройства достигается за счет введения первого и второго сумматоров, блока памяти, сдвигателя, груп" пы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и их оригинальных связей. 1 ил.
1411740 ключены к адресному входу блока 8 памяти. Если в знаковом разряде регистра 1 код 0 в i-м цикле (при отработке i-ro разряда х), на выходах блока 8 памяти формируется величина
-2 )!n (1+2 ° 2 ). Если знак равен на выходах блока 8 памяти формирует ся величина +2 /I!n(1-2 )/. В счетчике 7 формируется номер текущего цикла. В исходном состоянии в него записывается цифра 1. Выходы этого счетчика соединены с входами счетчика 9, который представляет собой двоичный вычитающий счетчик.
Если в регистре 1 положительная величина, то на выходе счетчика 9 формируется число, равное номеру текущего цикла, уменьшенному на единицу. В противном случае числа на выходах счетчиков 7 и 9 совпадают. Выходы счетчика 9 соединены с управляющими входами сдвигателя 10, Если на управляющие входы поступает число К, то в сдвигателе производится сдвиг на К разрядов в сторону младших разрядов.
Выходы сдвигателя через группу 1) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с входами комбинационного сумматора
12. Регистр 13 представляет собой регистр суммы. Сигнал управления записью суммы поступает с выхода элемента И 4. Длина регистра 13 определяется диапазоном изменения аргумента х. Если х С О, регистр 1.3 содержит п-1 разрядов. Если -1 с х с+1, регистр 13 содержит два дополнительных разряда для целой части функции. Искомая функция считывается с выхода
14 устройства.
Устройство работает следующим образом..
Если обозначить содержимое регистра 1 в i-м цикле через О „ (тогда
О =х), содержимое регистра 13 в i-м цикле — через у., алгоритм вычислех
1 ния е принимает вид.
), если О; 7 0 и )О;!Ъ.0„5; если О;(О и I0;i) 0.5
2 О;, если (01I (0,5 о,, = 2 (о, -г / п(1+г 2)/ г (о,. +г /е (1-г- ) /) у., если !О, I < 0,5;
1 у + R(i-1) (у;), если 0) ) 0 и I0; . 0,5; у, — К() (у.), если 0) (0 и !О„ I ; 0,5, У.+
Изобретение относится к вычислительной технике и может быть использовано в вычислительных машинах для аппаратного вычисления функции уе х
Цель изобретения — повышение быстродействия устройства.На чертеже представлено устройство для вычисления экспоненциальной функции fp
Устройство содержит регистр 1 сдви-! га, первый сумматор 2, элемент 3 запрета, элемент И 4, тактовый вход 5 устройства, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ
6, первый счетчик 7, блок 8 памяти, 15 второй счетчик 9, сдвигатель 10,группу !) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй сумматор 12, регистр 13, выход
14 устройства.
Аргумент х записывается в п-раз- 20 рядный регистр 1, который представляет собой регистр сдвига. Единичные выходы всех разрядов регистра 1 (кроме старшего) соединены с входами (n-1)-разрядного комбинационного сум- 25 матора 2. Выходы сумматора 2 .соединены с входами регистра 1 со сдвигом на один разряд в сторону старших разрядов, Выход элемента 3 запрета соединен с входом регистра 1, управляю- 30 щнм сдвигом в нем на один разряд в. сторону старших разрядов. Выход элемента И 4 соединен с входом, управляющим записью сдвинутой суммы из сумматора 2 в регистр 1. Элемент 3 запрета и элемент И 4 управляются, сигналом с тактового входа 5 устройства. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, сое-! диненный с единичными выходами двух старших разрядов регистра 1, управля- 40 ет элементами 3 и 4. Сигнал с тактового входа 5 устройства поступает на счетный вход двоичного накапливающего . счетчика 7.
1 45
Единичный разряд старшего разряда регистра 1 и выходы счетчика 7 подгде К(i) (у.) есть величина у:, сдвинутая на 1 разрядов в сторону младших разрядов.
Пусть завершилось выполнение предыдущего (i-l)-го цикла, В регистре
1 находится 0 „ 1, в регистре 13 у, „, 740
Составитель А.Шуляпов
Техред М.Ходанич Корректор Л.Пилипенко
Редактор В.Петраш
Заказ 3655/44 Тираж 704 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж вЂ” 35, Раушская наб., д. 4!5
Производственно-полиграфическое предприятие, r. Ужгород, ул. 1!роектная, 4
3 1411
Пусть !О;,1 0,5 и О;, О, Из блока 8 памяти вызывается величина
-2 $n (1+2 ° 2 ) . .В сумматоре 2 формируется разнесть О; „-2 1n(I+2 ° 2 ), -1 в сумматоре 12 — сумма
У1=У; „+ R(i-1) (у;, ) °
По затухании переходных процессов подается сигнал С на вход 5. В регистр 1 записывается удвоенное,значение разности О; „ -2 gp(I+2-2 ), в регистр 13 " сумма
У -1 ()(У 1)
Если О; „(О, цикл выполняется аналогично но 15
0; =O, +2 / 0н(1-2 ) /, У = У - -R(i)(y1 „) °
Если О; 1 < О, 5, сигнал С не проходит на вход управления записью регистров 1 и 13, но проходит на вход 2р управления сдвигом регистра I. Получают
01 = 2 0119
Одновременно по сигналу С содержимое 25 счетчика 7 номера цикла увеличивается на единицу.
Формула изобретения
Устройство для вычисления экспоненциальной функции, содержащее регистр сдвига, регистр, первый и второй счетчики, элемент запрета и элемент И, выход элемента запрета соединен с входом сдвига регистра сдвига, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены первый и второй сумматоры, блок памяти, сдвига- 40 тель, группа элементов ИСКЛЮЧАЮЩЕЕ
ИЛИ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем тактовый вход устройства соединен с первыми входами элемента запрета и элемента И и со счетным входом первого счетчика, прямой выход п-го разряда регистра сдвига (где n — количество разрядов регистра сдвига) соединен с первым входом элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ, входом старшего разряда адреса блока памяти, с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы и первым входом первого сумматора, инверсный выход и-го разря- . да регистра сдвига соединен с управляющим входом второго счетчика, выход которого соединен с управляющим входом сдвигателя, выходы которого соединены с вторыми входами элементов ИСКЛЮЧАЮ1ЦЕЕ ИЛИ группы, выход которой соединен с вторым входом первого сумматора, выход которого соединен с информационным входом регистра, выход которого соединен с вторым входом второго сумматора и с информационным входом сдвигателя и является выходом функции устройства, выход (n-1)-го разряда регистра сдвига соединен с вторым входом элемента HCKJIIOЧАЮЩЕЕ ИЛИ, выход которого соединен с вторыми входами элемента запрета и элемента И, выходы первого счетчика соединены с входами младших разрядов адреса блока памяти и информационны-: ми входами второго счетчика, выход элемента И соединен с входами записи регистра сдвига и регистра, с первого по (n-1)-й разрядные выходы регистра сдвига соединены с первыми входами второго сумматора, выходы которого соединены с второго по и-й разрядными входами регистра сдвига, информационный выход блока памяти соединен с вторым входом второго сумматора.
