Статический регистр

 

Изобретение относится к вычислительной технике и предназначено для реализации узлов и устройств цифровых вычислительных машин методами интегральной технологии. Цель изобретения - расширение функциональных возможностей регистра за счет выполнения поразрядных логических операций неравнозначности и равнозначности . Все функции в статическом регистре выполняются на основе девяти микроопераций (операторов А1-А9). Для осуществления логических операций от трех переменных предварительно реализуются логические операции от двух или одной переменной , а в следующем такте дополнительно осуществляется один из операторов (А1-А9). Аналогично реализуются логические операции от четырех переменных. Регистр содержит элементы НЕ 13, 14 п-разрядов, каждый из которых состоит из RS-триггера 1, элементов И-НЕ 4, 5, 6, 7, элемента ИЛИ. 1 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК 511 4 6 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ЯДЮ 1;,, т»:,»

I ! п

jgn

»»и

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4136704/24-24 (22) 16.10.86 (46) 15.04.88. Бюл. № 14 (71) Грузинский политехнический институт им. В. И. Ленина (72) Л. Ш. Имнаишвили и О. Г. Натрошвили (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР № 1069003, кл. G ll С 19/00, 1984.

Авторское свидетельство СССР № 1300566, кл. G 11 С 19/00, 1986. (54) СТАТИЧЕСКИЙ РЕГИСТР (57) Изобретение относится к вычислительной технике и предназначено для реализации узлов и устройств цифровых вычислительных машин методами интегральной технологии. Цель изобретения — расширеÄÄSUÄÄ 1388952 А1 ние функциональных возможностей регистра за счет выполнения поразрядных логических операций неравнозначности и равнозначности. Все функции в статическом регистре выполняются на основе девяти микроопераций (операторов Аl — А9) . Для осуществления логических операций от трех переменных предварительно реализуются логические операции от двух или одной переменной, а в следующем такте дополнительно осуществляется один из операторов (А l — А9) . Аналогично реализуются логические операции от четырех переменных. Регистр содержит элементы НЕ 13, 14 п-разрядов, каждый из которых состоит из RS-триггера 1, элементов И-НЕ 4, 5, 6, 7, элемента ИЛИ. 1 ил., табл.

388952

1

Изобретение относится к вычислительной технике и предназначено для реализации узлов и устройств цифровых вычислительных машин методами интегральной технологии.

Целью изобретения является расширение функциональных возможностей регистра за счет выполнения поразрядных логических операций.

На чертеже представлена схема статического триггера.

В таблице представлены микрооперации регистра.

Регистр содержит в каждом разряде 1

RS-триггер на элементах И-НЕ 2, 3 и первый, второй, третий элементы И-НЕ 4, 5, 6, элемент НЕ 7, элемент ИЛИ 8, первый и второй информационные входы 9, 10 и выходы 11, 12. Кроме того, регистр содержит первый и второй элементы HE 13, 14, управляющие входы 15 — 19, вход обнуления, первый и второй входы задания логических функций, входы записи информации в прямом и инверсном кодах.

Устройство работает следующим образом.

Все функции в статическом регистре выполняются на основе девяти микроопераций (операторов) А — Ag.

Перед приемом информации оператором

Ai происходит установка регистра в исходное состояние, т. е. путем подачи логической единицы на вход 15. Соответственно низкий уровень напряжения устанавливается на выходе первого элемента НЕ 13. RSтриггеры устанавливаются в нулевое состояние. Высокий потенциал напряжения появляется на выходах 12i — 12 регистра.

Прием информации в прямом коде осуществляется оператором А, т. е. высокий потенциал напряжения подается на вход 18, открывается элемент И-HE 4, и входная информация подается на первый S-вход RSтриггера 2 (3). В результате выполняется функция RG"": = RG" V Х, где RG" — содержимое регистра. Однако RG" = О, поэтому RG" Х.

Ввод информации в инверсном коде осуществляется оператором Аз. После подачи логической единицы на вход 19 открывается элемент И-HE 5, на первый вход которого подается инверсная информация входного кода. В результате выполняется операция

RG" :=RG" QX. При RG==O получаем

RG" .=Х.

Логические операции в основном выполняются в RS-триггерах 2, 3, характеристическое уравнение которого имеет вид

qv+s < yRqe

Поразрядные логические операции от двух переменных выполняются следующим образом.

Первая переменная Х находится в регистре, а вторая У присутствует на входах 9i — 9„.

2С

25 O

4О

Z

Если реализовать оператор А>, в результате выполняется операция дизъюнкции, г. е. RG := RG" \/У. Однако RG"=Õ, поэтому RG" :=Õ /Ó. Результат реализации операции дизъюнкции получается на выходах 11.1 — 11.п регистра. Одновременно на выходах 12.1 12.п регистра получаем функцию RG" =Х. У.

Для осуществления поразрядной операции конъюнкции в первую очередь после установки регистра в исходное состояние реализуется оператор А>, с помощью которого происходит запись инверсного кода первого переменного Х. Далее повторно реализуется оператор А, но при этом на вход

9. и подается второй операнд У. В результате на выходе 12п регистра получаем функцию конъюнкции Х&У. Операция конъюнкции получается также при реализации оператора А, притом результат операции появляется также на выходе 12.п регистра. Для реализации оператора Аа следует логические единицы подавать на входы 17, 18, 19. При этом открываются элементы И-НЕ 4, 5, 6, на первый S-вход RS-триггера подается функция Х. У, а на второй — функция Х. В результате в RS-триггер получаем функцию

RG" .=RG" \/Х /У на прямом выходе 11.п, а на выходе RS-триггера — функцию Х У.

При такой реализации функции конъюнкции необходимо предварительно регистр обнулять оператором Ai и операнды Х и У одновременно подавать на входы 9 и 10.

При реализации операции дизъюнкции и конъюнкции реали з ются операции Пирса

Х\/У и Шеффера Х&У.

Операция сложения по mod2 двух операндов реализуется оператором А . С этой целью на входы !9, 18, 16, 17 подаются логические единицы. Операнды Х и У одновременно подаются на входы 9 и !О, одновременно открываются элементы И-HE 4, 5, 6, снимается высокий потенциал с второго входа элемента ИЛИ 8. В результате на

S-входах RS-триггера появляются соответственно функции ХУ и ХУ и на выходе 11 регистра появляется результат реализации функции ХУ /ХУ. Одновременно на выходе 12 регистра устанавливается результат реализации функции равнозначности. Заметим, что перед реализацией операции сложения по mod2 следует регистр предварительно установить в исходное состояние.

С помощью операторов Ai — А реализуются все логические операции одной и двух переменных, которые легко можно получить при определенном сочетании функций, перечисленных в таблице.

Для осуществления логических операций от трех переменных предварительно реализуются логические операции от двух или одной переменной, а в следующем такте дополнительно осуществляется один из операторов Ai — Ац. Аналогично реализуются логические операции от четырех переменных.

1388952

Формула изобретения

ЗпПр ЗпИнв. ВхЗФ1 ВхЗФ2 Прямые выходы

18 19 16 17

Опера- Вход тор 15

Инверсные входы

RG: = 1

RG :=RG"

RG :=RG х

RG:=0

RG =RG (х Vy) 0 0 RG: = 0

Х 0 RG :=RG V x

0 . Х RG"" :=RG V x

А

0 RG:=1

А4

RG :=RG " ху

RG"":=RG V x Vy

А5 — — пм

RG:=RG x y

Ав

РО пн

RG лг

:=RG (х у)

:=RG х у

RGò+:, =RGè V xv

1 RG"+ :=RG V x Vy

1 RG ":=RG V xy V xy

А8

Ав

RG :=RG (xy v xy) П р и м е ч а н и е. Знак "Х" обозначает разрешение подачи как логической единицы, так и логического нуля.

Составитель А. Ершова

Редактор Н. Швыдкая Техред И. Верес Корректор А. Зимокосов

Заказ 1525/54 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобрстсний и открытий! 13035, Москва, )К вЂ” 35, Раушская наб., д. 415

Производственно-полиграфическое предприятие. г. Ужгород, ул. Проектная, 4

Статический регистр, содержащий первый элемент НЕ и в каждом разряде первый, второй и третий элементы И-НЕ и элемент НЕ и Rs-триггер, выходы которого являются соответственно первым и вторым информационными выходами разряда регистра, первый и второй S-входы RS-триггера подключены соответственно к выходам первого и второго элементов И-НЕ, первый вход первого элемента И-НЕ является информационным входом разряда регистра, второй вход первого элемента И-НЕ подключен к выходу третьего элемента И-НЕ, третьи входы первых элементов И-НЕ всех разрядов объединены, R-входы RS-триггеров всех разрядов объединены и подключены к выходу элемента НЕ, вход которого является управляющим входом обнуления регистра, отличающийся тем, что, с целью расширения функциональных возможностей за 20 счет выполнения поразрядных логических функций неравнозначности и равнозначности, в него введены второй элемент НЕ и в каждый разряд элемент ИЛИ, выходы элемента ИЛИ и элемента И-НЕ каждого разряда подключены соответственно к первому и второму входам второго элемента

И-НЕ, первый вход элемента ИЛИ подключен к первому входу третьего элемента И-НЕ и является вторым информационным входом разряда регистра, вход элемента И-НЕ каждого разряда подключен к первому входу второго элемента И-HE каждого разряда, вторые входы третьих элементов

И-НЕ всех разрядов объединены и являются первым управляющим входом задания логических функций, вторые входы элементов ИЛИ всех разрядов регистра объединены и подключены к выходу второго элемента НЕ, вход которого является вторым управляющим входом задания логических функций, третиЙ вход первого элемента

И-НЕ последнего разряда является управляющим входом записи информации в прямом коде, вторые входы вторых элементов И-НЕ всех разрядов объединены и являются управляющим входом записи информации в инверсном коде.