Буферное запоминающее устройство

 

Изобретение относится к запоминающим устройствам и может быть использовано в качестве буферного запоминающего устройства для связи ЭВМ с объектом испытаний в задачах отладки и диагноза цифровой аппаратуры. Целью изобретения является расщирение функциональных возможностей за счет работы в режиме генерации тестовых кодов. Устройство содержит блок 1 преобразования входных данных, блок 3 памяти, шинный формирователь 5 и блок 6 преобразования выходных данных. Устройство работает в четырех режимах: запись, генерация, регистрация, чтение. 2 ил, 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК!

511 4 б 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3975648/24-24 (22) 14.11.85 (46) 15.03.88. Бюл. № !О (72) Е. Л. Полин, О. П. Гусева, В. А. Соколов, А. В. Дрозд, С. Э. Котлинский и В. А. Кравцов (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР № 822293,.кл. G ll С 17/00, 1979.

Авторское свидетельство СССР № 1049968, кл. G ll С 19/00, 1983.

„„SU„, 1381598 А1 (54) БУФЕРНОЕ ЗАПОМИ НАЮШЕЕ УСТPOACTBO (57) Изобретение относится к запоминающим устройствам и может быть использовано в качестве буферного запоминающего устройства для связи ЭВМ с объектом испытаний в задачах отладки и диагноза цифровой аппаратуры, Целью изобретения является расширение функциональных возможностей за счет работы в режиме генерации тестовых кодов. Устройство содержит блок преобразования входных данных, блок 3 памяти, шинный формирователь 5 и блок 6 преобразования выходных данных.

Устройство работает в четырех режимах: запись, генерация, регистрация, чтение. 2 ил, 1 табл.

1381598

Частота приема/передачи данных

Количество каналов входа/выхода

Емкость очока яа мяти на каны

21

4/

f оf

4f

8! и и/2 п 4

n/8

Изобретение относится к запоминающим устройствам и может быть использовано в качестве буферного запоминающего устройства для связи ЭВМ с объектом испытаний в задачах отладки и диагноза цифровой аппаратуры.

Цель изобретения — расширение функциональных возможностей за счет работы в режиме генерации тестовых кодов.

На фиг. 1 дана структурная схема устройства; на фиг. 2 временные диаграммы !О работы устройства.

Устройство содержит блок 1 преобразования входных данных, блок 2 кодирования, блок 3 памяти, блок 4 декодирования, шинный формирователь 5 и блок 6 преобразования выходных данных.

Устройство работает в четырех режимах: запись, генерация, регистрация, чтение.

В процессе диагноза цифровой аппаратуры предлагаемое устройство принимает 20 тестовые наборы из ЭВМ и помещает эту информацию в блок 3 памяти (режим запись).

В режиме «Генерация» тестовые наборы считываются из блока 3 памяти и передаются на вход объекта испытания. Реакции объекта испытания принимаются в такое же устройство, работающее в режиме регистрация, которое затем, в режиме «Чтение», передает эту информацию в ЭВМ. Обмен информацией с ЭВМ осуществляется в последовательном коде, а с объектом испытания в параллельном коде . При этом, разрядность параллельного кода (количество каналов входа/выхода ), а также соответствующие ей в данном устройстве частота приема, передачи данных и емкость блока 3 памяти в расчете на один канал могут принимать одно из четырех значений (см. табл.). В таблице обозначены: и разрядность блока 3 памяти, блока 1 и блока 6; f — быстродействие блока 3 памяти; l -- количество слов в блоке 3 памяти.

В режиме запись тестовые наборы через шинный формирователь 5 с первого входа/ выхода устройства записываются последовательно, путем сдвига блока 1, начиная с его младшего разряда. Управление шинным формирователем 5 осуществляется посредством управляющего сигнала 3 п/чт, поступающего на его первый вход. Режим сдвига блока 1 обеспечивается четырехразрядным кодом управления Упр. вх.= llll, поступающим на его управляющий вход. Продвижение информации по блоку I тактируется синхросигналом СИ вх/вых, приходящим на его синхровход. С второго выхода (старшего разряда) блока 1 данные побитно поступают через шинный формирователь 5 на второй вход/выход устройства. При этом обеспечивается возможность подключения других таких же устройств с целью наращивания разрядности тестовых наборов (второй вход-выход 1-го устройства соединяется с первым входом/выходом (1+1)-го устройства). Временные диаграммы сигналов СИ вх/вых, ВК и адреса А представлены на фиг. 2а.

В режиме «Генерация» тестовые наборы и соответствующие им контрольные разряды считываются из блока 3 памяти под воздействием сигналов Зп/чт=-1, ВК=О и адреса А

По положительному фронту синхросигнала

ВК, поступающего на синхровход блока 6, производится запись считанной информации в указанный регистр. С выхода блока 6 данные передаются в блок декодирования 4, где осуществляется их контроль. Обнаружение двухкратной ошибки вызывает формирование сигнала на первом выходе бпока декодирования 4, подключенном к контрольному выходу устройства. При появ.пении однократной ошибки неверный разряд инвертируется, и исправленный тестовой набор поступает на первый информационный вход блока 6. Если ошибки не обнаружены, тестовой набор поступает в блок 6 без изменений. Управление блоком 6 осуществляет сигнал Упр.вых., подаваемый на его управ ляющий вход. Запись и продвижение данных в блоке 6 производится по синхросигналу

СИ вх/вых, поступающему на его синхровход. Временные диаграммы сигналов CH вх/вых, ВК, Упр.вых. и адреса А представлены на фиг. 26.

Если сигнал Упр.вых. имеет постоянное значение, равное «1», то в каждом такте синхронизации в блок 6 заносится один тестовой набор, который в том же такте с максимальной частотой / передается на информационный выход устройства Но и каналам.

Если сигнал Упр.вых. в одном такте равен «1», а во втором «О», то в блок 6 в первом такте (Упр.вых.=1) с частотой записываются одновременно два тестовых набора: один в разряды с четными номерами, другой — — с нечетными номерами. В том же такте тестовый набор, размещенный в разрядах с четными номерами, поступает на информационный выход устройства. В следующем такте (Упр.вых.=О) в блоке 6 производится сдвиг данных влево, в результате чего тестовый набор из разрядов с нечетными номерами перемещается в разряды с четными номерами и также передается на информационный выход устройства. Таким образом, передача данных осуществляется с частотой 2/" по и/2 каналам с четными номерами.

381598

Форму.га из<>г>ретг. гггг ч

1

Если сигнал Упр.вых. в одном тактс равен «1», а в трех последующих «0», то в блок 6 в первом такте (Упр.Bblx.= 1) с частотой f записываются одновременно четыре тестовых набора. Передача данных на информационный выход устройства осуществляется с частотой 4f по пгг4 каналам с номерами, кратными 4.

Если сигнал Упр.вых. в одном такте равен

«1», а в семи последующих «О», то в блок

6 в первом такте (Упр.Bblx.=1) с частотой ) записываются одновременно восемь тестовых наборов. Передача данных на информационный выход устройства осуществляетсяя с частотой 8f по гг/8 каналам с номерами кратными 8.

В режиме регистрация ответные реакции объекта испытаний приходят на первый информационный вход блока 1, подключенный к информационному входу устройства. Управление блоком 1 осуществляется при Iloмощи 4-разрядного кода Упр.Bx., подаваемого на его управлян>ший вход. Запись и продвижение данных блока 1 производится по синхросигналу СИ вх/выход (см. фиг. 2н)

Если код Упр.Вх (О 3) =0000, то заполнение блока 1 происходит за такт с максимальной частотой ).

Если код Упр.вх. (0 3) =0)00, то заполнение блока 1 происходит за 2 такта.

В первом такте входное слово записывается в n/2 разрядах с четными номерами. Во втором такте первое слово сдвигается в разряды с нечетными номерами, и одгговремснно второе слово записывается в разряды с четными номерами. Максимальная час ТоТН поступления ответных реакций 2).

Если код Упр.вх. (О 3) =0!00, то заполнение блока происходит за 4 такта. В первом такте входное слово записывается в п!4 разрядах с номерами, кратными 4. В последующих трех тактах производится сдвиг вправо слов, записанных в предыдушHx TBhтах, и одновременная запись вновь поступающих слов в разряда с номерами, кратными 4. Максимальная частота поступления ответных реакций 4).

Если код Упр.вx. (0- 3) =01! 1, то заполнение блока 1 происходит за 8 ТВНТоВ, причем ответные реакции поступак>т в fl/8 разрядов с номерами, кратными 8, с максимальной частотой 8).

В режиме «Чтение» ответные реакции и соответствун)щие им контрольные разряды считываются из.блока 3 памяти и поступают в блок 6. При этом блок 3 памяти работает так же, как в режиме «Генерация».

Из блока 6 ответные реакции передак>тся последовательно путем сдвига, на выход его младшего разряда, подключенный к третьему входу шинного формирователя 5. 111инный формирователь 5 транслирует ответные реакции на свой первый вход/выход, являющийся первым входом/выходом устройства.

Режим блока 6 задается значениеM уггравляюшего сигнала Упр.Bslx. Запись и продви10

4 жение информации по блокх 6 осуlilvc).вляется под воздействием сипгагга СИ вхг вых (см. фиг. 2 ).

Данные, поступаюш>н на второй Bxo. i/ выход устройства, через шинный формирователь 5 передак)тся HB второй информационный вход блока 6. B результате сдвига поступившая информация проходит сквозь блок 6 и через пгинный формирователь 5 попадает на первый вход/выход устройства.

При этом обеспечивается Boзможность подключения другHx таких же устройств с целью наращивания разрядности ответных реакций (второй вход/выход г-го устройства соединяется с первым входом/выходом (г+1)-го устройства).

Блок преобразования входных данных может быть реализован, например, на элементах типа «Двухвходовой регистр»

K53l ИР20. При этом синхровходы элементов объединены и поступают на синхровход блока 1, а Нх первые информационные входы подключены к первому информационному входу блока l. Второй информационный вход каждого последующего разряда соединен с выходом предыдущего разряда. который является первым выходом блока 1. Второй информационный вход младшего разряда floступает на второй информационный вход бло ка 1, а выход старшего разряда — на второй выход блока 1. Управляюгцис входы элементов подключены к управляющему входу блоhll 1.

П1инный формировате гь 5 может быть построен на буферны элел|ентах с тремя состояниями типа К!55 ЛП8 и инверторе.

При этом выход первого элемента, соединенный с информационным входом второго элемента, и выхоl третьего элемента, подключенный к информаггиогг>гому входу четвертого, являются соответственно первым и вторым входом/выходом шинного формирователя 5. Информационные входы первого и третьего элементов являются, соответственно, третьим и вторым влц)дами шинного формирователя 5, а выходы второго и четвертого элементов — — соответственно, его первым и вторым выходами. Управляющие входы второго и третьего элементов coåäHены с первым входом шинного формирователя 5, а также входом инвертора, выход которого поступает на управляк>шие в оды первого и четвертогo эггелгеHToB.

Буферное запоминающее устройство, содержащее блок памяти, информационные входы которого подключены к выходам IIBраллельных данных блока преобразования входных данных, входы параллельных данных которого являк>тся информационными входами устройства, выходы блока памяти подключены к входам параллельны данных блока преобразования выходnhlx данных, выходы параллельных данных которого яв1381598

1 3 1б 7М .Д Л? ЗЗМЯБ

c ã«/à.. ð р д ° р цл д - дд

ЮГ Г

° ° ° ° ° °

РРЮОМ Зала/сЬ

СФ Ех./Акт

Ю(A

Улр. РыхГИ 8х(Вых. д/

У . Ej5/ .

СФ/A . /Рб/х

8n

У/70. Рб/х. Ф/х/Ьм

&г

A. Ьтр. Рых.

/РРЮОМ, ГР//РРа уют

ФРГ РО

5 ляются информационными выходами устройства, адресные входы и вход режима блока памяти являются соответствующими входами устройства, вход записи блока преобразования входных данных и блока преобразования выходных данных являются соответствующими входами устройства, отличоюи ееся тем, что, с целью расширения функциональных возможностей устройства за счет работы в режиме генерации тестовых кодов, оно содержит шинный формирователь, первый информационный вход и первый информационный выход которого подключены соответственно к выходу последовательных данных и к входу последовательных данных блока преобразования выходных данных, второй информационный вход и второй информационный выход шинного формирователя подключены соответственно к выходу последовательных данных и к входу последовательных данных блока преобразования входных данных, синхровход которого подключен к синхровходу блока преобразования выходных данных и является синхровходом устройства, управляющий вход шинного

10 формирователя подключен к входу режима блока памяти, первый и второй входы-выходы шинного формирователя являются первым и вторым информационными входамивыходами устройства.

1381598

СИ и /Юих

ЮК

СИ й/йи

СФ Рк/Фы.Г

СФ A /éÿ

ВК

Рснии РЕГистРА4ОЯ

1 2 Z 1f 17 18 19 Л Л 34 5 пллс- гсллгс- EA

° ° ° ° ° °

° ° ° ° ° °

РАУН ЧТЕНИЕ 4) и- г 2 б

А пр.Рык.

Составитель H. Шустенко

Редактор М. Товтин Текред И. Верес Корректор О. Кравцова

Заказ 824!49 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытии (13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4