Устройство для анализа адресной посылки

 

Изобретение относится к радиотехнике и связи. Цель изобретения расширение функциональных возможностей за счет анализа многопозиционных адресных посылок. Устройство содержит регистр 1 сдвига, блок 2 выделения синхроимпульсов, г-р 3 тактовых импульсов, блок 4 сумматоров. Вновь введены блок 5 установки номера, коммутатор 6, триггер (Т) 7 стробирования, делитель (Д) 8 частоты с переменным коэф. деления, блок 9 задержки, счетчик (С) 10 позиций, триггер 11 памяти. Коммутатор 6 в соответствии с состоянием С 10 обеспечивает поочередное подключение выходов блока 5 к информац. входу Т 7. Т 7 обеспечивает поэлементную запись и межтактовое хранение результатов суммирования и в случае приема адресной посылки, соответствующих установленному номеру, фиксирует в каждом такте состояние "0". Сигнал состояния "0" с выхода Т 7, поступая на разрешающий вход Д 8, обеспечивающего подсчет элементарных посылок, переводит последний в режим счета. Если количество посылок превысит пороговое значение, Д 8 выдает сигнал на перевод С 10 и коммутатора 6 в следующее состояние. Д 8 имеет вход управления, обеспечивающий при состоянии "0" Т 11 большой коэф. пересчета по отношению к единичному управляющему сигналу с Т 11. 1 ил.

Изобретение относится к радиотехнике и связи и может быть использовано для обнаружения многопозиционной адресной посылки, состоящей из нескольких кодовых комбинаций типа М-последовательностей. Целью изобретения является расширение функциональных возможностей за счет анализа многопозиционных адресных посылок. На чертеже приведена структурная электрическая схема устройства для анализа адресной посылки. Устройство содержит регистр 1 сдвига, блок 2 выделения синхроимпульсов, генератор 3 тактовых импульсов, блок 4 сумматоров, блок 5 установки номера, коммутатор 6, триггер 7 стробирования, делитель 8 частоты с переменным коэффициентом деления, блок 9 задержки, счетчик 10 позиций и триггер 11 памяти. Устройство для анализа адресной посылки работает следующим образом. Сигнал с входной шины поступает на информационный вход регистра 1, на вход блока 4 и на вход блока 2 выделения синхроимпульсов. Регистр 1, состоящий из N разрядов, хранит значения предыдущих N сигналов, поступивших по входной шине. Блок устанавливает в положение "0" генератор 3 в моменты следования передних и задних фронтов импульсов, поступающих по входной шине. Генератор 3 обеспечивает выдачу импульсов продвижения информации в регистре 1, триггере 7 и делителе 8 в моменты времени, совпадающие с серединой элементарных посылок. Подстройка фазы следования импульсов продвижения информации обеспечивается в моменты смены полярности входных сигналов. Выходы разрядов регистра 1 соединены с входами блока 4. Блок 4 состоит из набора сумматоров по модулю два, количество которых соответствует количеству анализируемых кодовых комбинаций М-последовательностей. Каждый из сумматоров соединяется с входной шиной и с соответствующими выходами регистра 1. Анализ кодовых комбинаций на принадлежность их одной из возможных последовательностей производится параллельно и одновременно. Результаты суммирования с блока 4 поступают на входы блока 5, который имеет К выходов, которые при присвоении устройству номера соединяются с соответствующими входами этого же блока. Коммутатор 6 в соответствии с состоянием счетчика 10 обеспечивает поочередное, начиная с первого, подключение выходов блока 5 к информационному входу триггера 7. Триггер 7 обеспечивает поэлементную запись и межтактовое хранение результатов адресной посылки, соответствующей установленному номеру, фиксирует в каждом такте состояние "0". Сигнал состояния "0" с выхода триггера 7, поступая на разрешающий вход делителя 8, обеспечивающего подсчет элементарных посылок, переводит последний в режим счета. Делитель 8 производит подсчет подряд правильно принятых элементарных посылок. В случае, если их количество превысит пороговое значение, делитель 8 выдает сигнал на перевод счетчика 10 и связанного с ним коммутатора 6 в следующее состояние. В случае, если в процессе подсчета элементарных посылок хотя бы одна из них окажется пораженной, а также при приеме "чужой" последовательности на разрешающий вход делителя 8 будут поступать сигналы "1", которые будут переводить его в исходное состояние "0". Счетчик 10 по сигналам от делителя 8 последовательно переводится из исходного состояния, соответствующего приему первой позиции, в последующие состояния, соответствующие второй, третьей и т.д. позициям, до тех пор, пока не достигнет значения К+1, после чего он возвращается в исходное состояние. Нахождение счетчика 10 в состоянии "К+1" является признаком приема адресной посылки. Учитывая то, что среди адресных посылок могут быть однопозиционные, двухпозиционные, целесообразно чтобы первая позиция была наиболее защищена от возможного ложного срабатывания. Уменьшение вероятности ложной тревоги достигается увеличенным пороговым значением для первой позиции. Для этой цели делитель 8 имеет вход управления, обеспечивающий при нулевом состоянии триггера 11 больший коэффициент пересчета по отношению к единичному управляющему сигналу с триггера 11 когда состоится пpием пеpвой позиции. Пеpевод тpиггеpа 11 в исходное состояние осуществляется одновpеменно со счетчиком 10, т.е. пpи окончании пpиема или пpи сбое. С целью исключения блокиpовки устpойства (обеспечение возвpащения его в исходное состояние) устpойство содеpжит блок 9, обеспечивающий сбpос счетчика 10 в начальное состояние каждый pаз, когда сигнал о пpиеме очеpедной позиции с делителя 8 не поступает вообще или поступает с опозданием.

Формула изобретения

УСТРОЙСТВО ДЛЯ АНАЛИЗА АДРЕСНОЙ ПОСЫЛКИ, содержащее последовательно соединенные блок выделения синхроимпульсов, генератор тактовых импульсов, регистр сдвига и блок сумматоров, информационный вход которого объединен с информацинным входом регистра сдвига и входом блока выделения синхроимпульсов, отличающееся тем, что, с целью расширения функциональных возможностей путем анализа многопозиционных адресных посылок, в него введены счетчик позиций и последовательно соединенные блок установки номера, коммутатор, триггер стробирования, делитель частоты с переменным коэффициентом деления, блок задержки и триггер памяти, выход которого подключен к управляющему входу делителя частоты с перемещенным коэффициентом деления, выход которого подключен к объединенным второму входу триггера памяти и входу счетчика позиций, управляющий вход которого подключен к выходу блока задержки, выход счетчика позиций подключен к управляющему входу коммутатора, входы блока установки номера соединены с соответствующими выходами блока сумматоров, а объединенные синхронизирующие входы триггера стробирования и делителя частоты с переменным коэффициентом деления подключены к выходу генератора тактовых импульсов.

РИСУНКИ

Рисунок 1