Устройство для сопряжения эвм с внешней памятью

 

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных комплексах для управления обменом с внешней памятью. Целью изобретения является сокращение среднего времени обмена с внешней памятью. Устройство содержит первый коммутатор, первый блок элементов ИЛИ, первую группу триггеров, первую группу элементов И, группу элементов задержки, первый, второй блоки регистров, группу сумматоров , первую, вторую группы элементов сравнения, матрицу элементов ИЛИ, группу блоков элементов ИЛИ, вторую группу элементов И, второй блок элементов ИЛИ, вторую группу триггеров, второй коммутатор. Устройство выбирает из совокупности заявок на обмен с внешней памятью те заявки, обмен по которым можно вести параллельно. 1 ил. (Л с §

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1401467

А1 (51) 4 С 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (21) 4054351/24-24 (22) 15.04.86 (46) 07.06.88. Бюл. М - 21 (72) С.В.Ефимов, В.В.Мазаник, М,М.Зарецкий и В.Д.Костюченко (53) 681.3(088.8) (56) Авторское свидетельство СССР

1"= 881722, кл. G 06 F 13/00, 1981.

Авторское свидетельство СССР

Ф 1343419, кл. G 06 F 13/00, 1985. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ

С ВНЕШНЕЙ ПАМЯТЬЮ (57) Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных комплексах для управления обменом с внешней памятью. Целью изобретения является сокращение среднего времени обмена с внешней памятью. Устройство содержит первый коммутатор, первый блок элементов ИЛИ, первую группу триггеров, первую группу элементов И, группу элементов задержки, первый, второй блоки регистров, группу сумматоров, первую, вторую группы элементов сравнения, матрицу элементов

ИЛИ, группу блоков элементов ИЛИ, вторую группу элементов И, второй блок элементов ИЛИ, вторую группу триггеров, второй коммутатор. Устройство выбирает из совокупности заявок на обмен с внешней памятью те Я заявки, обмен по которым можно вести параллельно. 1 ил.

1401467

Изобретение относится к вычислительной технике и может быть исполь50 зовано в многопроцессорных комплексах для управления обменом с внешней памятью.

Целью изобретения является сокращение среднего времени обмена с внешней памятью.

На чертеже приведена блок-схема устройства.

Устройство содержит первый коммутатор, который содержит первую 2, вторую 3 группы блоков элементов И, первый блок 4 элементов ИЛИ, первую группу 5 триггеров, первую группу 6 элементов И, группу 7 элементов задержки, первый 8 и второй 9 блоки регистров, группу 10 сумматоров, первую 11,, вторую 11< группы элементов сравнения, матрицу 12 элементов ИЛИ, группу 13 блоков элементов ИЛИ, вторую группу 14 элементов И, второй блок 15 элементов ИЛИ, вторую группу

16 триггеров, второй коммутатор 17, который содержит первую 18, вторую 19 группы блоков элементов И,вход 20 для подключения выхода сброса 3ВМ, вход

21 для подключения выхода синхрониза ции адреса ЭВМ, группы 22 и 23 вхо- 3р дов для подключения соответственно выходов адреса 3ВМ и выхода размера адресного пространства 3ВМ, вход 24 для подключения выхода разрешения

3ВМ, вход 25 для подключения выхода окончания обмена внешней памяти, вы35 ход 26 для подключения входа адреса внешней памяти, группа 27 выходов для подключения входа синхронизации обмена внешней памяти, выход 28 для 40 подключения входа размера адресного пространства внешней памяти.

Устройство работает следующим образом.

По сигналу обнуления, поступающе- 45 му на вход 20 устройства, обнуляются триггеры 5 сигналами с выходов элементов ИЛИ 4, а также триггеры 16 сигналами с выходов элемента ИЛИ 15.

Нулевое состояние j ro (j = 1 N, где N — максимально возможное число принятых заявок) триггера 5 означает, что j ÿ пара регистров 8 и 9 свободна. По сигналу, поступающему на вход

21 устройства, открывается j-й элемент И 6 (j — номер первого находяще-55 гося в нулевом состоянии триггера 5).

Сигнал с его выхода открывает j-ю пару блоков элементов И 2 и 3 первого коммутатора 1. На j-й регистр Я с группы 23 входов устройства принима-. ется код адреса, а на j é регистр 9 с группы 22 входов устройства — код размера заявки на обмен с внешней памятью. После этого j-й триггер 5 устанавливается в единичное состояние сигналом с выхода j-го элемента 7 задержки. На j -м сумматоре 10 вычисляется значение суммы адреса и размера заявки, хранящейся íà j é паре регистров 8 и 9. На Kl и (К = 1,N-1, 1 = К+1,N) элемент 11 сравнения поступают коды конечного тракта 1-й заявки и начального тракта К-й заявки соответственно из старших Т разрядов (Т вЂ” разрядность номера тракта как части адреса внешней памяти) 1-го сумматора 10 и К-го регистра 8, а на

Kl-й элемент сравнения 11 поступают коды конечного тракта К-й заявки и начального тракта 1-й заявки соответственно из старших Т разрядов К-ro сумматора 10 и 1-ro регистра 8 °

Логическая сумма сигналов с выходов Kl х элементов сравнения 11 и

11 формируется на выходе Kl-го элемента ИЛИ l2. Ее единичное значение говорит о том, что обмен с внешней памятью можно вести параллельно по

К-й и 1-й заявкам, поскольку их адреса обращения располагаются в пределах различных трактов. Сигнал Ь. на выходе j-ro элемента И 14 означает, что обмен с внешней памятью по

j-й заявке можно вести параллельно с обменами по всем остальным заявкам, и реализуется по формуле

1-1 н

b; = Т Л (a„.чТ, ) Л (а ° чТ,<), 3 к; к„кj 14 k ея„je 6е где Т 51 — сигнал на прямом выходе

j-го триггера Т 5; ак;,а,Š— сигналы на выходах соответственно Kj-го и jl-ro элементов ИЛИ 12;

Т „,Т< Š— сигналы на инверсных выходах триггеров 16 и

16е соответственно.

Из данной формулы видно, что, если К-я или (и) 1-я заявки имеют с

1-й общие тракты, но не запущены на обслуживание в связи с задержкой их обслуживания другими заявками, заявку разрешено запустить в обслуживание.

Сигнал Ь устанавливает в единичJ ное состояние j-й триггер 16, сиг140146 нал с прямого выхода которого при наличии сигнала на входе устройства

24 открывает элементы И 18 и 19 j-x блоков, а также проходит на 1-й выход 27 устройства. На j-и выходе 26 устройства появляется значение начального адреса, а на j-м выходе 28 устройства — значение размера 1-й заявки, Единичное значение сигнала на j-м выходе 27 устройства означает, что обмен по заявке с начальным адресом, находящимся на 1-м входе

25 устройства и размером, находящимся на j-м выходе 28 устройства, можно вести параллельно с уже запущенными на обмен заявками. После того, как данная заявка на обмен будет выполнена, сигнал, оповещающий о ее выполнении, поступает на j é вход 25 устройства, через j-й элемент ИЛИ 4 устанавливает в нулевое состояние

1-й триггер 5 и через j-й элемент HJIH 15 j-й триггер 16, и j-я пара регистров 8 и 9 готова принять оче- 26 редную заявку.

Таким образом, устройство выбирает из совокупности заявок на обмен с внешним запоминающим устройством те, обмен по которым можно вести параллельно, и оповещает об этом исполнительное устройство,. непосредственно ведущее обмен с внешним запоминающим устройством.

35 формулаизобретения

Устройство для сопряжения ЭВМ с внешней памятью, содержащее первый, второй коммутаторы, первый блок элементов ИЛИ, первую группу триггеров, первую группу элементов И, группу элементов задержки, первый, второй блоки регистров, группу сумматоров, .причем первый вход первого блока эле- 4 ментов ИЛИ соединен с входом устройства для подключения выхода сброса ЭВМ, первые входы элементов И первой группы соединены с входом устройства для подключения выхода синхронизации адреса ЭВМ, первая группа информационных входов первого коммутатора соединена с группой входов устройства для подключения выхода адреса ЭВМ, вторая группа информационных входов первого коммутатора соединена с группой входов устройства для подключения выхода размера адресного пространства ЭВМ, управляю7

4 шии вход второго коммутатора соединен с входом устройства для подключения выхода разрешения ЭВМ, второй вход первого блока элементов 11ЛИ соединен с группой входов устройства для подключения выхода окончания обмена внешней памяти, выход первого блока элементов ИЛИ соединен с нулевыми входами триггеров первой группы, единичный выход 1-го триггера первой группы соединеен ннс (1+2)-ми входами

d х (d = j+1,N, где N — максимально возможное число принятых заявок на обмен с внешней памятью) элементов

И первой группы, нулевой выход j-ro триггера первой группы подключен к второму входу j-го элемента И первой группы, выход которого подключен к входу j-ro элемента задержки группы и j-му входу группы управляющих входов первого коммутатора, выход j ãî элемента задержки группы подключен к единичному входу j-го триггера первой группы, первый, второй выходы первого коммутатора соединены с информационными входами соответственно первого, второго блоков регистров, выход первого блока регистров соединен с первыми входами сумматоров группы и первым информационным входом второго коммутатора, выход второго блока регистров соединен с вторыми входами сумматоров группы и вторым информационным входом второго коммутатора, первый выход второго коммутатора соединен с выходом устройства для подключения адресного входа внешней памяти, второй выход второго коммутатора соединен с выходом устройства для подключения входа размера адресного пространства внешней памяти, о т л и ч а ю щ е е с я тем, что, с целью сокращения среднего времени обмена с внешней памятью, в него введены группа элементов

ИЛИ, первая, вторая группы элементов сравнения, группа блоков элементов

ИЛИ, вторая группа элементов И, второй блок элементов ИЛИ, вторая группа триггеров, причем выход t-го разряда (t = 1, Т, где Т вЂ” разрядность номера тракта, как части адреса внешней памяти), j-ro сумматора группы соединен с первьми входами

t-го разряда К-х (К = I j-1) элементов сравнения первой группы и первыми входами 1 — х (1 = j+I,N) элементов сравнения второй группы, выход

140! 467 щ гу и zg zs

Составитель С.Бурухин

ТехРед М.Ходанич КоРРектоР O.Кравпова

Редактор Н.Лазаренко

Заказ 2786/48

Тираж 704

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. 11роектная, 4

t-ro разряда первого блока ре> пстров соединен с вторыми входами г-го разряда К-х элементов сравнения второй группы и вторыми входами t-го разряда 1-х элементов сравнения первой группы, выходы элементов сравнения первой, второй групп подключены соответственно в первым, вторым входам элементов ИЛИ группы, выход

Kj-ro элемента ИЛИ группы подключен к первым входам К-х элементов ИЛИ

j-ro блока группы, выход jl-го элемента ИЛИ группы подключен к первым входам (1-1)-х элементов ИЛИ j-ro блока группы, выход i ãî (i = 1,N-1) элемента ИЛИ j-го блока группы подключен к K(i+1)-му входу j-ro элемента И второй группы, выход которого соединен с единичным входом j-го триггера вт орой группы, нулевые входы триггеров второй группы соеди5 невы с выходом второго блока элементов ИЛИ, единичный выход )-го тригге-, ра второй группы соединеН с j-м управляющим входом группы второго коммутатора и с )-м выходом устройства для подключения группы входов синхронизапии обмена внешней памяти, нулевой выход j ãî триггера второй группы соединен с вторым входом (1-1)-го элемента ИЛИ К-го блока группы (К = 1 р 1 1) и BTopbtM Входом 1 Го элемента ИЛИ 1-го (1 = j+1,N) блока группы, первый вход первого блока элементов ИЛИ соединен с вторым входом второго блока элементов ИЛИ.