Устройство сглаживания сигнала

 

Изобретение относится к области вычислительной техники, может быть применено для сглаживания и экстраполяции линейно нарастающего или убывающего сигнала. Устройство позволяет повысить точность работы в более широком диапазоне скорости изменения сигнала, поскольку в нем реализован алгоритм оптимальной линейной фильтрации Калмана и по истечении определенного времени фильтрации включается допусковой контроль рассогласования между входным и выходным сигналами с помощью схемы 5 сравнения . В случае, когда рассогласование превышает установленный порог, производится обнуление интервала времени сглаживания в счетчике 9 временных интервалов и отсчет времени начинается снова от НУЛЯ. 1 ил.

СО)ОЗ СОВЕТСКИ)1

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (11) 151) 4 G 06 F 15/353

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4044970/24-24 (22) 28.03.86 (46) 15,06.88. Бюл. Р (72) 10.С.Ицкович (53) 681.325(088.8) (56) Финкельштейн М.И. Основы радиолокации. N. Сов.радио, 1973, с.75, рис.1.7.4.

Авторское свидетельство СССР

9 1201848, кл. G 06 F 15/353, 1984. (54) УСТРОЙСТВО СГЛАЖИВАНИЯ СИГНАЗИ (57) Изобретение относится к области вычислительной техники, может быть применено для сглаживания и экстраполяции линейно нарастающего или убывающего сигнала. Устройство позволяет повысить точность работы в более широком диапазоне скорости изменения сигнала, поскольку в нем реализован алгоритм оптимальной линейной фильтрации Калмана и по истечении определенного времени фильтрации включается допусковой контроль рассогласования между входным и выходным сигналами с помощью схемы 5 сравнения. В случае, когда рассогласование превышает установленный порог, производится обнуление интервала времени сглаживания в счетчике 9 временных интервалов и отсчет времени начинается снова от нуля. 1 ил, 1403073

Изобретение относится к вычислительной технике и может быть применено в системах цифровой обработки сигналов для с.глаживания и экстраполяции линейно нарастающего или убываю5 щего сигнала, Целью изобретения является повышение точности.

На чертеже представлена блок-схе10 ма устройства, Устройство сглаживания содержит блок вычитания 1, умножитель 2, сумматор 3, накапливающий сумматор 4, схемы 5 и 6 сравнения, датчики кода ,порога 7 и 8, счетчик 9, блок памяти, коэффициентов 10 информационный ,вход устройства 11, умножитель 12,, сумматор 13, коммутаторы 14 и 15, регистр 16, триггер 17, элементы

И 18 и 19, элементы задержки 20-23, генератор одиночных импульсов 24, элемент ИЛИ 25, тактовый вход 26.

Принцип действия устройства за.ключается в следующем. 25

Перед началом рабо ты фо рмируе тся сигнал генератора 24 одиночных импуль;сов, который устанавливает в нулевое состояние накапливающий сумматор 4, триггер 17, а также через элемент

25 ИЛИ вЂ” счетчик 9. Триггер 17 нулевым выходным сигналом запирает элеt мент И 19 и устанавливает коммутаторы 14 и 15 в состояние пропускания сигналов соответственно с информационного и синхронизирующего входов ll и 26. При этом первый после сигнала генератора 24 импульс с входа 26

1 роходит через элемент 21 задержки и через коммутатор 15 на синхровход регистра 16 и записывает в него сигнал дальности, поступающий с информационного- входа 11 через коммутатор 14 на информационный вход регистра 16. С выхода элемента 21 задержки импульс

1 роходит также через элемент 20 за" держки и устанавливает в единичное состояние триггер 17 выходной сигИал которого открывает при этом элеМент И 19 и переключает коммутаторы

14 и 15 в состояние пропускания сигналов соответственно от сумматора 13 и элемента 23 задержки.

Все последующие импульсы с выхода элемента 21,задержки проходят через открытый элемент И 19 и элементы 22 и 23 задержки на счетчик 9, на выходе

Которого при этом формируется двоичйый код п, пропорциональный интервалу времени измерения сигнала, который поступает на адресный вход блока памяти коэффициентов 10, на первом и втором выходах которого формируются при этом сигналы коэффициентов А„ и

В„ в соответствии с выражениями

2(2 + 3 )

А в (n+ 2) (п+ 3)

В (и+ 2) (n+3)

Синхроимпульсы с входа 26 поступают также через элемент 21 задержки и элемент И 19 на синхровход блока 1 вычитания, через элемент 22 задержки на синхровход накапливающего сумматора 4 и через элемент 23 задержки и коммутатор IS на синхровход регистра

l6, При этом в выходной регистр блока

1 вычитания записывается сигнал разности между сигналом измеренным и сигналом, записанным предшествующим синхроимпульсом в регистр 16. Полученный сигнал разности с выхода блока 1 вычитания поступает на умножители 2 и 12, где умножается соответственно на сигналы А„ и В„ первого и второго выходов блока памяти коэффициентов 10, а сигнал произведения с выхода умножителя 12 поступает в на- капливающий сумматор 4 и записывается в него импульсом с элемента 22 задержки.

Сигнал с выхода умножителя 2 складывается в сумматоре 3 с сигналом регистра 16, записанным в него предшествующим синхроимпульсом, а сигнал с выхода сумматора 3 складывается с сигналом накапливающего сумматора 4 в сумматоре 13 и через коммутатор 14 поступает в регистр 16 куда записывается импульсом с элемента 23 задержки, прошедшим через коммутатор

15.

При многократном повторении изложенных операций в сумматоре 3 формируется код, соответствующий сглаженному значению rÄ входного сигнала rn л л л г„= г„+ An(r„- г„э), на выходе накапливающего сумматора 4 формируется код, соответствующий скорости г „ нарастания входного сигнала г,„ ф A

= г„, + В (г„- r»), а в региСтре

16 — экстраполированное значение

A г „+,1 входного сигнала г<„+, э =

=г +r„. и

Код счетчика 9 поступает также на схему 6 сравнения. После истечения определенного времени измерения,когда коэффициент В„ становится малым, 5 код, поступающий со счетчика 8, превышает порог, поступающий от датчика

8 на второй вход схемы 6 сравнения, на выходе которого при этом формируется сигнал, открывающий элемент И

18. При этом в случае возникновения на выходе блока вычитания 1 большого значения сигнала (невязки), поступающего на схему 5 сравнения и превышающего порог, поступающий на его вто- 15 рой вход от датчика 7, на выходе схемы 5 сравнения формируется сигнал, проходящий через открытый элемент

И 18, элемент 25 ИЛИ и обнуляющий счетчик 9. При этом сигналы коэффи- 20 циента А„ и В„ на выходах блока 10 вновь приобретают большие значения л и сигнал г „быстро подстраивается под изменившийся входной сигнал r

45

Формула изобретения

Устройство сглаживания. сигнала, содержащее блок вычитания, первый коммутатор, регистр, первый сумматор, З0 блок памяти коэффициентов и счетчик, причем выход счетчика соединен с адресным входом блока памяти коэффициентов, о т л и ч а ю щ е е с я тем, что с целью повышения точности, в него введены два умножителя, второй сумматор, накапливающий сумматор, второй коммутатор, четыре элемента задержки, триггер, два элемента И, две схемы сравнения, элемент ИЛИ и 4р генератор одиночных импульсов, выход которого соединен с входами установки в "0" триггера и накапливающего сумматора и первым входом элемента

ИЛИ, второй вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом первой схемы сравнения, первый и второй входы которой соединены соответственно с входом задания первого порога 50 устройства и выходом счетчика, вход установки в "0" которого соединен с выходом элемента ИЛИ, второй вход первого элемента И соединен с выходом второй схемы сравнения, первый и вто.рой входы которой соединены соответ7З стненно с нходом задания второго порога устройства и выходом блока вычитания, вход уменьшаемого которого соединен с информационным входом устройства и первым информационным входом первого коммутатора, выход которого соединен с информационным входом регистра, выход которого соединен с выходом устройства, входом первого слагаемого первого сумматора и входом нычитаемого блока вычитания, выход которого соединен с входом первого сомножителя первого умножителя, выход которого соединен с входом второго слагаемого первого сумматора, выход которого соединен с входом первого слагаемого второго сумматора, вход второго слагаемого и выход которого соединены соответственно с выходом накапливающего сумматора и вторым информационным входом первого коммутатора, управляющий вход которого соединен с выходом триггера и управляющим входом второго коммутатора, первый информационный вход которого соединен с выходом первого элемента задержки и входом второго элемента задержки, выход которого соединен с входом установки в "1" триггера, выход которого соединен с первым входом второго элемента И, второй вход и выход которого соединены соответстненно с выходом первого элемента задержки и входом третьего элемента задержки, выход которого соединен с входом синхронизации накапливающего сумматора и входом четвертого элемента задержки, выход которого соединен со счетным входом счетчика и вторым информационным входом второго коммутатора, выход которого соединен с входом синхронизации регистра, выходы первого и второго коэффициентов блока памяти соединены соответствен" но с входом второго сомножителя первого умножителя и входом первого сомножителя второго умножителя, вход второго сомножителя и выход которого соединены соответственно с выходом блока вычитания и информационным входом накапливающего сумматора, вход первого элемента задержки соединен с тактовым входом устройства, выход второго элемента И соединен с нходом синхронизации блока вычитания.

ВНИИПИ Заказ 2862/41 Тираж 704 Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул, Проектная, 4