Частотно-фазовый детектор

 

Изобретение относится к радиотехнике и автоматике и м. б. использовано в устр-ва.х автоматической подстройки частоты и фазы. Цель изобретения - повышение точности. Частотно-фазовый детектор содержит четыре D-триггера 1, 2, 3 и 4, элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ, два диода 11 и 12 и интегрирующее звено 13. Цель достигается введением в устройство второго элемента 6 ИСКЛЮЧАЮЩЕЕ ИЛИ и четырех резисторов 7, 8, 9, 10. Введение указанных элементов позволяет получить устройство, pea гирующее на фазовое рассогласование сигна. юв в случае равенства их частоты. В случае , если задержки импульсов по входу D-триггера 3 относительно сигнала по входу D-триггера 1 больше половины периода следования импульсов, на выходе элемента 5 преобладают высокие уровни сигнала, а на выходе элемента 6 - низкле уровни, 3 ил..

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 Н 03 D 13 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ц,.

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4103674, 24-09 (22 ) 14.08.86 (46) 30.06.88. Ьюл. ¹ 24 (72) В. В. Левыкин (53) 621.376.6 (088.8) (56) llaTPHT С111А № 4128811, кл. H 03 D 13/00, 1978. (54) ЧАСТОТI(О-ФАЗОВЪ|Й ДЕТЕКТОР (57) Изобретение относится к радиотехнике и автоматике и м. б. использовано в устр-вах автоматической подстройки частоты и фазы.

Цель изобретении — повышение точности.

Частотно-фазовый детектор содержит четыре

D-триггера 1, 2, 3 и 4, элемент 5 ИСКЛЮ„„SU„„1406718 А 1

ЧАЮ1ЦЕЕ ИЛИ. два диода 11 и 12 и интегрируюшее звено 13. Цель достигается введением в устроиство второго элемента 6 ИСКЛЮЧАЮЩЕЕ ИЛИ и четырех резисторов

7, 8, 9, 10. Введение указанных элементов позволяет получить устройство, реа гирукнцее на фазовое рассогласование сигналов в случае равенства их частоты. В случае, если задержки импульсов по входу

D-триггера 3 относительно сигнала по входу

D-триггера 1 больше половины периода следования импульсов, на выходе элемента 5 преобладают высокие уровни сигнала, а на выходе элемента 6 — низкие ровни. 3 ил, I 4067

Изобретение относится к радиотехнике и автоматике и может быть использовано в устройствах автоматической подстройки частоты и фазы.

Цель изобретения — повышение точности.

На фиг. 1 приведена принципиальная электрическая схема частотно-фазового детектора; на фиг. 2 и 3 — эпюры напряжений.

Частотно-фазовый детектор содержит четыре D-триггера 1, 2, 3 и 4, первый и второй !р элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 и 6, четыре резистора 7, 8, 9 и 10, два диода 11 и 12 и интегрирующее вено 13.

Частотно-фазовый детектор работает следующим образом.

На С-входы D-триггеров поступают импульсные последовательности двух сравниваемых частот, при этом периодически с разностной частотой возникают ситуации, когда между двумя фронтами импульсов одной частоты проходят два фронта другой частоты. Эпюры напряжений для случая, когда частота на входе D-триггера 1 выше другой на входе D-триггера 3, представлена на фиг. 2 а, б. Сигнал по входу D-триггера 3 переключает его регулярно (фиг. 2 г), а сигнал по входу D-триггера I — в момент попадания двух фронтов между двумя фронтами по другому входу и оставляет триггер 1 в предыдущем состоянии (фиг. 2 в). На выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5 и 6 выделяются сигналы, приведенные на фиг. 2 е и д соответственно. При этом на D-триггере 2 возникает ситуация, когда фронту сигнала по С-входу соответствует низкий уровень сигнала по D-входу, D-триггер 2 устанавливается в состояние логического «О», а следующим импульсом он возвращается в исходное состояние, и на инверсном выходе D-триггера 2 формируются положительные импульсы (фиг. 2 ж), следую" щие с разностной частотой и длительностью, равной периоду входного сигнала, поступающего íà D-триггер 1 на выходе D-тригге- 4р ра 4 импульсы в этом режиме отсутствуют (фиг. 2 и) .

Импульсы с инверсного выхода D-триггера 2 поступают через первый диод I u резистор 9 на вход интегрирующего звена

13, на выходе которого формируется поло- 45 жительный потенциал фиг. 2 к.

В случае равенства частей (фиг. 3 а, б) частотно-фазовый детектор переходит в режим сравнения фазы (фиг. 3 в, г). На выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5

18 и 6 формируются сигналы (фиг. 3 е, д), соотнош ние между высокими и низкими уровнями которых пропорционально фазовому рассогласованию между входными сигналами. В случае, если задержка импульсов по входу D-триггера 3 относительно сигнала по входу D-триггера 1 больше половины периода следования импульсов, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 преобладают высокие уровни сигнала, а на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 — низкие уровни. Эти сигналы через резисторы 7 и 8 поступают на входы интегратора, на выходе которого устанавливается положительный уровень (фиг. 3 к). В этом режиме

D-триггеры 2 и 4 находятся в нулевом состбянии (фиг. Зж, и).

Формула изобретения

Частотно-фазовый детектор, содержащий четыре D-триггера, С-входы первого и второго D-триггеров объединены, С-входы третьего и четвертого D-триггеров объединены и являются входами частотно-фазового детектора, прямой выход третьего D-триггера соединен с D-входом первого D-триггера и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, инверсный выход первого D-триггера соединен с D-входом третьего D-триггера и вторым входом элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, выход которого соединен с D-входом четвертого D-триггера, два диода и интегрирующее звено, от,гачающийся тем, что, с целью повышения точности, в него введены второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и четыре резистора, причем прямые выходы первого и третьего D-триггеров подключены к соответствующим входам второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с D-входом второго D-триггера, инверсный выход которого соединен с анодом первого диода, катод которого через первый резистор соединен с первым входом интегрирующего звена и одним выводом второго резистора, другой вывод которого соединен с D-входом четвертого D-триггера, инверсный выход которого соединен с анодом второго диода, катод которого соединен с одним выводом третьего резистора, другой вывод которого соединен с вторым входом интегрирующего звена, выход которого является выходом частотно-фазового детектора, и четвертым резистором, другой вывод которого соединен с D-входом второго

D-триггера.

1406718 Эиг. 2

Составитель A. Колосов

Редактор Л. Повхан Техред И. Верес Корректор И. Эрдейи

Заказ 3204/51 Тираж 928 Подп исное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытии

1 l 3035, Москва, Ж вЂ” 35, Ра1 инская наб., д. 4l5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4