Цифровой функциональный преобразователь
Изобретение относится к области вычислительной техники и может быть применено в специализированных вычислительных устройствах цифровой обработки сигналов. Целью изобрете8яо9Х1 а. BMdXi вХдЗсинХ ронизацщ кия является расширение класса решаемых задач за счет возможности вычисления совокупности тригонометрических функций (arcsinx, arccosx, arctg X, arcctg x, arcsin XI /X2, arc- cos XI/X2, arctgXl/X2, arcctg X1/X2) и выполнения операции деления (lXl/X2, 1/Х2). Преобразователь содержит первый регистр 1, второй регистр 2, первый умножитель 3, первый мультиплексор 4, второй умножитель 5, второй мультиплексор 6, схему сравнения 7, регистр 8 последовательных приближений , первый -9 и второй 10 блоки памяти значений синуса и косинуса, трег тий II и четвертый 12 мультиплексоры, блок 13 синхронизации. 1 ил., 1 табл. Q & (Л I-1Л Вьоч Y 00 СХ)
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н А ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ
Г21) 4218455/24-24 . (22) 09.01 .87 (46) 23.07.88. Бюл. 11 27 (72) А.Ю.Ботян и Н.И.Сергеева (53) 681 . 325 (088. 8) (56) Авторское свидетельство СССР
Ф 1019444, кл. G 06 F 7/544, 1983
Патент CNA В 3952187, кл. G 06 F 7/38, опублик. 1975. (54) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к области вычислительной техники и может быть применено в специализированных вычислительных устройствах цифровой обработки сигналов. Целью изобрете„„SU 141173 А1
t5D 4 G 06 F 7/544 ния является расширение класса решаемых задач за счет возможности вычисления совокупности тригонометрических функций (arcsin х, arccosх, arctg х, ercctg х, arcsin Xl/Õ2, arccos X1/Х2, arctg Xl/Õ2, arcctg Хl/Х2) и выполнения операции деления (Х1/Х2, 1/Х2). Преобразователь содержит.первый регистр 1, второй регистр 2, первый умножитель 3, первый мультиплексор 4, второй умножитель 5, второй мультиплексор 6, схему сравнения 7, регистр 8 последовательных приближений, первый 9 и второй 10 блоки па.мяти значений синуса и косинуса, тре-. тий 11 и четвертый 12 мультиплексоры,t Я блок 13 синхронизации. 1 ил., l табл.1!
4! I V38 вается такое число 7, при котором выполняется равенство
Х1 ос () Х2 осу () где XI - код первого числа, поступающего на вход преобразователя;
Х2 — код второго числа, поступающего на вход преобразователя;
Е (1) - функция, реализованная первым узлом обратной связи (УОС|), содержащим первый блок 9 памяти и третий мультиплексор 11; ос,(Y) - функция, реализ вторым узлом обратной связи (УОС?Х), содержащим второй блок 10 памяти и. четвертый мультиплексор
12.
В соответствии с управляющим кодом, поступающим на входы группы входов кода операции, на выходах УОСТ и УОСП вырабатываются коды одной иэ перечисленных ниже функций выходного числа Y: С(Кос(Y) = Я1п71
f (7) = cosY;
Измейяя код, поступающий на входы группы входов кода операции, можно реализовать различные алгебраические и тригонометрические функции входных величин ХI и Х2, представленные в таблице управляющих сигналов на входах элементов и узлов преобразователя °
Код управления на вход выбора функции
Функция
УОСХ
Состояние мультиплексоров (номер канала) Функция, реализованная .преобразователем ункция
УОСII
4р 5р! р 2р Эр бр
ИХ 4ИХ 6 ИХ 1! ИХ !2
Х1
1(ю а а () 0 1 % 0 4 Ф 1 2 У 1
i в
Х2
О l Ф 0 + Ф 2
f ec(Y) Т ос ()" а "
0 0 + 1 + 1 1 1 2. Y arcsin .X l
Y arccos Х!! + 2 f „(Y) -coos Y
Y arctg Xl! 2 2 f oc(Y) cosY f oc(Y)sinY
Y arcctg Xl
Изобретение относится к вычислительной технике и может быть применено в специализированных вычислителях устройств цифровой обработки сигналов.
Цель изобретения — расширение класса решаемых задач за счет воэможности вычисления совокупности тригонометрических функций (arcsin х, arccos х, arctg х, arcctg х, arcsin XI/Õ2, arccos X1/Х2, arctg Xl/Х2, arcctg XI /Х2) и выполнения операции деле-, ния (Xl /Х2, 1/Х2) .
На чертеже представлена функциональная схема преобразователя °
Преобразователь содержит первый 1 и второй 2 регистры, первый умножитель 3, первый мультиплексор 4, второй умножитель 5, второй..мультиплек- 20 сор 6, схему 7 сравнения, регистр 8 последовательных приближений, первый блок 9 памяти значений синуса и косинуса, второй блок )О памяти значений синуса и косинуса, третий муль- 25 типлексор 11, четвертый мультиплексор 12, блок 13 синхронизации.
Преобразователь,,работает следующим, образом.
Перед началом процесса преобра- 30 зования на первый и второй входы преобразователя поступают в виде двоичных кодов два числа Хl и Х2, а на группу входов кода операции — код требуемой функции.
Алгоритм работы преобразователя основан на том, что с помощью регистра 8 последовательных приближений на выходе преобразователя устанавли-!
0 О + 1 w 0 1
1 О 1 1 0 2! 0 1 l О 2
f qc(Y)»» Кос(Т) соаТ
Продолжение таблицы унк ция ункцвя
Q0CI УОСХХ
1411738
Код управления на вход выбора функц тояние ьтнплексор мер канала
Функция, реализованная преобразователем
lр 2р Зр, 4р 5р бр NX 4 ИХ б ИХ
Хl
YEarcsi
Х2
f q(Y) sinY
0 1 У + 1 1 2 + 2
Х!
Тагссов—
Х2
0 1 +. 1 + 0 2 + 2
f o (Y) совУ.l l l 0 1 2 2 2 2 fð (Y) совТ и (Т) в1аТ
Хl
Тагсг—
ЗХ2
Y arcct —
Х2
1 1 1 l 0 2 2 2 2 f«®)sinY fôc(Y)cosY ояние °!! р н и е ч а н и е, + — безразлнчнос сост
Для примера рассмотрим реализацию функции Y = Х1/Х2, В этом случае равенство (1) можно переписать в виде
Y.Х2 = Xl (2) и работа преобразователя будет нап30 равлена на подбор такого числа Y при котором это равенство выполняется.
До начала цикла преобразования на входы первого и второго аргументов устройства подаются коды чисел Xl и Х2, а на входы группы входов кода опера ции — код, соответствуюший выбранной функции. При этом происходят следуюшие подключения: выход первого ре- 40 гистра I через первый мультиплексор
4 подключается к входу первого операнда схемы 7 сравнения, выход устройства через четвертый мультиплексор
12 подключается к входу второго сомножителя второго умножителя 5, а вы.ход этого умножителя через второй мультиплексор 6 подключается к .входу второго операнда схемы 7 сравнения. 50
С приходом на вход запуска устрой: ства запускающего импульса начинается цикл преобразования. Импульсами с выходов С! — C3 блока 13 синхронизации коды чисел Xl и Х2 записываются в первый I и второй 2 регистры соответственно, а на выходе регистра 8 последовательных приближений устанавливается код числа У„.
Таким образом, на входы схемы 7 сравнения поступают коды двух чисел
Xl u X2 Ур. Результат их сравнения первым импульсом с выхода С4 блоха 13 синхронизации записывается в старший разряд регистра 8 последовательных приближений, после чего на его вы" ходах формируется код Y а на входах схемы 7 сравнения — коды чисел
X l и Х2. У1.
Описанныи процесс происходит и раэ (и — разрядность регистра 8 последо" вательных приближений) до тех пор; пока не будет соблюдено равенство (2). После этого с выхода цифрового функционального преобразователя можно считывать код числа Y.
Формула изобретения
Цифровой функциональный преобразователь, содержащий два регистра, первый умножитель, первый блок памяти значений синуса и косинуса, схему сравнения и регистр последовательных приближений, причем входы первого и второго аргументов преобразователя соединены с информационными входами первого и второго регистров соответственно, выход первого регистра соединен с входом первого сомножителя первого умножителя, выход схемы сравнения соединен с информационным входом регистра последовательных прибли" жений, о т л и ч а ю ш и и с я тем, Составитель С. Куликов
Техред И. Ходанич Корректор М. Шароши
Редактор В, Петраш
Тираж 704 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35; Раушская наб., д. 4/5
Зак аэ 3655/44
Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4
5 41 7 что, с целью расширения класса решаемых задач за счет воэможности вычисления совокупности тригонометрических функций и выполнения операции деления, в него дополнительно введе, ны второй умножитель, второй блок па-! мяти значений синуса и косинуса, четыре мультиплексора и блок синхрони" эации, причем выход второго регистра соединен с входом первого сомножителя второго умножителя, выходы первого и второго умножителей соединены с вторыми информационными входами пер, вого и второго мультиплексоров соот", 15 ветственно, первый информационный вход первого мультиплексора соединен с выходом первого регистра, первый информационный вход второго мультиплексора объединен с входом второго сомножителя второго умножителя, входы вторых сомножителей первого и вто-! рого умножителей соединены с выходами третьего и четвертого мультиплексо ров соответственно, выходы первого и .,второго мультиплексоров соединены с первым и вторым входами соответствен но схемы сравнения, выход регистра последовательных приближений Соединен с адресными входами первого и второго блоков памяти значений синуса и ко синуса и с первыми информационными входами третьего и четвертого мульти38 6 плексоров, вторые информационные входы третьего и четвертого мультиплексоров соединены с выходами соответственно первого и второго блоков памяти значений синуса и косинуса, выход регистра последовательных приближений соединен с выходом резуль" тата преобразователя, вход запуска которого соединен с одноименным входом блока синхронизации, первый и второй выходы которого соединены с входами начальной записи первого и второго регистров соответственно, третий и четвертый выходы блока синхронизации соединены с входами начальной записи и синхронизации соответственно регистра последовательных приближений, первый и второй входы группы входов кода операции преобразователя соединены с управляюшими входами первого и второго мультиплексоров соответственно, третий и четв е р тый в ходы группы входов кода операции преобразователя соединены с управляющими входами третьего и четвертого мультиплексоров соответствен" но, пятый и шестой входы группы входов кода операции преобразователя соединены с управляющими входами выбора функции соответственно первого и второго блоков памяти значений синуса и косинуса.
