Устройство для сопряжения между абонентами

 

Изобретение относится к области вычислительной техники и может быть пьзовано в сетевых системах со пряжения абонентов кольцевой структуры . Целью изобретения является расширение области применения за счет организации буферизации данных, преобразования и контроля данных. Устройство содержит приемник 1, передатчик 2, элемент И 3, элемент ИЛИ А, счетчик 5,. первый 6, второй 7 и тре- ТИЙ.8 триггеры, блок 9 синхронизации , блок 10 памяти, блок 11 дешифраторов , четвертый триггер 12, первый 13, второй 14, третий 15 и четвертый 16 сдвиговые регистры, блок 17 удаления бит-стаффинга и блок 18 контроля . Устройство осуществляет сопряжение абонентов кольцевой сети по бит-Ориентированному протоколу синхронной связи. 2 . ф-лы, 7 ил. (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ÄÄSUÄÄ 141)l 759 А1 (51) 4 G 06 F 13/00 «

«», -» ..,.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4) 84762/24-24 (22) 21.01.87 (46) 23.07,88. Бюл.11- 27 (71) Институт кибернетики им. В.М.Глушкова (72) В.Н.Калина, С.С.Шалугин и А.К.Школяренко (53) 681.3(088.8) (56) Авторское свидетельство СССР

У 1129599, кл. G 06 F 13/00, 1984.

Авторское свидетельство СССР

В 993238, кл. Г 06 F 13/00, 1983. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МЕЖДУ

АБОНЕНТАМИ (57) Изобретение относится к области вычислительной техники и может быть пьзовано в сетевых системах сопряжения абонентов кольцевой структуры. Целью изобретения является рас- ширение области применения за счет организации буферизации данных, преобразования и контроля данных. Устройство содержит приемник 1, передат= чик 2, элемент И 3, элемент ИЛИ 4, счетчик 5, первый 6, второй 7 и третий.8 триггеры, блок 9 синхронизации, блок 10 памяти, блок 11 дешифра- торов, четвертый триггер 12, первый

13, второй 14, третий 15 и четвертый

16 сдвиговые регистры, блок 17 удаления бит-стаффинга и блок 18 контроля. Устройство осуществляет сопря» жение абонентов кольцевой сети по бит-ориентированному протоколу синхронной связи. 2 s.ï . ф-лы, 7 ил.

14)1759

Изобретение относится к вьиислительной технике и может быть использовано в сетевых системах сопряжения абонентов кольцевой структуры.

Цель изобретения - расширение об5 лаСти применения за счет организации буферизации данных„ преобразования и контроля данных.

На фиг.l представлена блок-схема устройства; на фиг.2 — схема блока синхронизации; на фиг.3 — схема блока памяти; на фиг.4 - схема блока дешиф ратора; на фиг.5 - схема блока удале-! ния бит-.стаффинга на фиг.б — схема

Ф блока контроля; на фиг.7 — структура информационного кадра.

Устройство содержит приемник 1, передатчик 2, элементы И 3 и ИЛИ 4, счетчик 5, первый 6, второй 7 и тре- 20 тий 8 триггеры, блок 9 синхронизации, блок 10 памяти, блок 11 дешифраторов, четвертый триггер 12, первый 13, вто рой 14, третий 15 и четвертый 16 сдвиговые регистры, блок 17 удаления 25 бит-стаффинга и блок 18 контроля.

Блок 9 синхронизации (фиг.2) предназначен для обеспечения битовой синх ронизации принимаемой и ретранслируемой информации и для выработки серии ЗО неперекрывающихся импульсов фаз, обес печивающей синхронизацию работы всех блоков устройства. Блок 9 содержит задающий генератор 1 9, делитель 20 частоты, дешифратор 21, фильтр 22, формирователь 23 импульсов, элемент

И 24, первый 25, второй 26 и третий

27 триггеры, инвертор 28 и сумматор

29 по модулю два.

Второй 26 и третий 27 триггеры, 40 инвертор 28 и сумматор 29 по модулю два в совокупности предназначены для выделения значащего момента входного сигнала из информационной последовательности, поступающей на вход блока

9 синхронизации 9. Эти значащие моменты воздействуют на делитель 20 частоты, синхронизируя фазу местного генератора 19 с фазой принимаемой информации. Серия неперекрывающихся импульсов фаз с выходов дешифратора 21

- поступает на первый выход блока,9 синхронизации и используется для синхронизации работы блоков устройства, а тактовая частота, прошедшая через

55 фильтр 22 и формирователь 23 импульсов 23 на второй выход блока 9 синхронизации, используется для тактирования передатчика 2.

Блок )О памяти (cM. фиг.3) предназначен для буферизации принимаемого из сети информационного кадра и содержит блок 30 микросхем статической оперативной памяти типа К 565 РУ2, дешифратор 31, реверсивный счетчик 32 адреса памяти и элемент И 33.

Адресные входы всех микросхем памяти соединены между собой поразрядно и подключены к выходу счетчика 32 адре .: са и входу дешифратора 31. Выход дешифратора 31 является выходом переполнения блока !О памяти. Информацион ные выходы микросхем поступают на информационный выход блока 10 памяти.

Через вход синхронизации на элемент И

33 поступает один из импульсов неперекрывающейся серии. С входа разрешения на элемент И 33 и сбросовый вход счетчика 32 поступает разрешающий потенциал.

С входа записи блока 10 памяти на вход элемента И 33 по" òóïàþò импуль сы, сопровождающие каждый байт информации. На выходе элемента И 33 формируется импульс записи, по которому производится запись информации в микросхемы блока 30 памяти, а по заднему фронту этого импульса, поступающего на суммирующий вход счетчика 32, происходит переключение счетчика 32 адреса в следующее состояние. Через вход чтения блока 10 памяти поступают импульсы на вычитающий вход реверсивного счетчика 32 адреса. Четвертый вход является информационным входом блока 10 памяти.

Блок )) дешифраторов предназначен для дешифрации служебной и управляющей информации обрамляющей информаци онный кадр и содержит дешифратор 34 единиц четвертого регистра, дешифратор 35 флага четвертого регистра, дешифратор 36 адреса абонента, дешифратор 37 единиц третьего регистра, дешифратор 38 флага первого регистра, дешифратор 39 конца кадра, первый 40, второй 41 и третий 42 элементы И.

Через первый вход блока 11 дешифраторов поступает один из импульсов неперекрывающейся серии фаз, стробирующий первый 40, второй 41 и третий

42 элементы И. На выходе элемента И

42 появляется импульс при дешифрации адреса абонента и поступает на первый выход блока )1 дешифраторов. На втором выходе блока 11 появляется им пульс при дешифрации открывающего фла1411759

50 га. На третьем выходе блока !1 импульс появляется в момент. дешифрации конца кадра.

Блок 17 удаления бит-стаффинга

5 предназначен для удаления из принимаемой информации нулей, которые добавляются в информационную часть при передаче для отделения управляющих символов от информационной части передаваемого по кольцу пакета.

Блок 17 содержит счетчик 43, дешифратор 44, триггер 45, первый 46, второй 47, третий 48, четвертый 49 и пятый 50 элементы И, инвертор 51, первый 52 и второй 53 элементы ИЛИ.

Блок 17 удаления бит»стаффинга работает следующим образом.

После прихода разрешающего потенциала на вход разрешений блока 17 счетчик 43 переключается в следующее состояние только по приходу подряд нескольких единиц. Если в принимаемой информации меньше пяти единиц подряд появляется нуль, то .он сбрасывает 25 счетчик 43 в исходное состояние ° Если счетчик 43 насчитывает подряд пять единиц, на выходе дешифратора 44 появляется нулевой потенциал, устанавливающий в нулевое состояние триггер

45. После этого, если на информационном входе блока 17 появится следующий нулевой бит информации, элемент

И 49 окажется заблокированным, что приводит к блокировке выработки выходного импульса блока 17, являющегося стробом приемных регистров.

Блок 18 контроля предназначен для подсчета контрольной последовательности кадра информации и проверки правильности приема поступающей информации. Блок 18 содержит первый 54 и второй 55 регистры, первый 56, второй 57 и третий 58 сумматоры по модулю два, первый 59, второй 60, третий 61, четвертый 62, пятый 63 и шестой 64 элементы И.

Регистры 54 и 55 и сумматоры 5658 по модулю два в совокупности представляет собой схемы подсчета контрольной последовательности кадра с использованием образующего полинома.

+ Х + Х + 1. Элементы И 60-64

12 представляют собой дешифратор нуля.

Работа блока 18 сводится к подсче55 ту контрольной суммы по образующему полиному и сложению ее с контрольной.

Если искажения информации в канале связи нет, то результатом проверки является нулевое состояние регистров блока 18 и на его выходе появляется сигнал, свидетельствующий о правильности приема информации.

Устройство работает следующим образом.

В исходном состоянии устройство осуществляет ретрансляцию принимаемой информации следующему- абоненту коль- цевой сети. На основе поступающей информации блок 9 синхронизации осушествляет выработку импульсов синхронизации приема и ретрансляции информации; а блок 17 удаления бит-стаффинга вырабатывает импульсы строба второго 14, третьего 15 и четвертого

16 сдвиговых регистров, а также счетчика 5 и блока 18 контроля.

В случае отсутствия. информационно" го кадра по кольцевой системе передается логическая единица.. Так как передача информации осуществляется манчестерским кодом, то подстройка частоты местного генератора 19 осуществляется блоком 9 синхронизации по каждому биту принимаемой информации, т.е. даже при отсутствии, передачи система находится в синхронизме.

При появлении информационного па-. кета устройство начинает реагировать на управляющие символы, обрамляющие информационный пакет. Через первый сдвиговый регистр 13 информация транслируется без изменений непосредствен» но под действием тактовых импульсов с первого выхода блока 9 синхрониза- ции. Информация с первого выхода этого регистра поступает через элемент

ИЛИ 4 на второй. вход передатчика 2 и под действием тактовых импульсов, поступающих с второго выхода блока 9 синхронизации, ретранслируется следующему абоненту кольцевой системы е задержкой на один бит. Информация с вторых выходов первого сдвигового регистра 13 поступает в параллельном коде на второй вход блока 1! дешифраторов.

При дешифрации управляющего символа "Флаг открывающий" на нервом выходе блока 11 дешифраторов появляется импульс, устанавливающий четвертый триггер 12 в единичное состояние, при этом разрешается работа счетчика

5 и блока 17 удаления бит-стаффинга, который на своем выходе начинает,вырабатывать импульсы строба, по которым происходит сдвиг информации по

14!1759 второму 14, четвертому 16 и третьему

15 сдвиговым регистрам, Включенным последовательно. За счет того, что блоком 17 удаления бит-стаффинга блокируется выработка импульса строба после каждых пяти следующих подряд единиц, в первык 14, четвертый 16 и третий !5 сдвиговые регистры посту1 пает освобожденная от бит-стаффинга информация.

Если при сравнении адрес, кадра сов падает с адресом данного устройства, на третьем выходе блока Il дешифраторов появляется импульс, устанавливающий третий триггер 8 в единичное состояние. При этом разрешается ра1 бота блока 10 памяти, а блок 18 конт роля начинает подсчет контрольной последовательности принимаемого кадра

После ВОсьми импульсоВ сдВига, пост -! пивших на вход счетчика 5, на его выходе появляется импульс, поступаю, щий на третий вход блока 10 памяти.

По переднему фронту этого импульса

1 производится запись байта информации с выхода третьего "регистра 15 в блок

: 30 микросхем оперативной памяти. По, заднему фронту этого импульса производится переключение счетчика 32 адреса памяти в следующее состояние, (,а счетчик 5 переключается в нулевое состояние. После набора следующего информационного байта в.третьем сдвиговом регистре 15 на выходе счетчика

5 опять появляется импульс, производя щий запись очередного байта информации в блок 10 буферной памяти.

Одновременно с записью принимаемой информации в блок 10 буферной памяти производится подсчет контрольной последовательности блоком 18. После дешифра.ции флага закрываюшего на втором выходе блока l! дешифраторов появляется импульс, сбрасывающий четвертый триггер 12 и третий 8 триггеры в нулевое состояние. После сложения контрольной суммы, подсчитанной блоком 18, с контрольной послецовательностью, содержащейся в принимаемом кадре, блок 18 контроля В случае совпадения контрольных последовательНостей формирует на своем выходе в этот момент потенциал, поступающий на третий вход элемента И 3.

Этот потенциал вместе с разрешающим потенциалом на первом входе элемента И 3 появляется подготовительными для прохождения импульса через элемент И 3 с второго его входа, который формируется блоком,l! дешифраторов на его четвертом Выходе во Время дешифрации блоком 11 конца кадра.

Этот импульс, пройдя через элемент

ИЛИ 4 на второй вход передатчика 2, заменяет последний нуль в управляющем символе "Конец кадра" на единицу, тем самьпч преобразуя его в символ

"Кадр принят", что для устройства, передающего сообщение, является признаком правильного приема сообщения абонентом. Одновременно импульс с выхода элемента И 3 устанавливает второй триггер 7 в единичное состояние, сообщая абоненту о наличии для него в блоке IO памяти принятого сообщения.

2О Абонент, получив признак о наличии в блоке 10 памяти принятого сообщения, имеет возможность прочитать

его путем подачи на вход блока 10 памяти импульсов чтения, По. каждому

25 импульсу на информационном выходе блока IО памяти появляется очередной байт-информации, а счетчик 32 адреса памяти переключается в предыдущее состояние, т.е. информация, записан30 ная в блоке 10 памяти, считывается абонентом в обратном направлении.

После считывания последнего в обратном порядке байта информации счетчик

32 адреса устанавливается в нулевое

35 состояние а на Выходе дешифратора

31 появляется импульс, сбрасывающий второй триггер 7 в нулевое состояние, тем самым сообщая абоненту, что информация ему передана полностью.

В процессе работы абонент, устанавливая или сбрасывая первый триггер

6, сообщает устройству о своей готовности работать в составе кольцевой системы передачи данных. изобретения

Формула

1 е .устрОйстВО Для сопряжения между абонентами, содержащее приемник, передатчик, элемент И, элемент ИЛИ, счетчик и с первого по третий триггеры, причем входы установки и сброса устройства соединены соответственно с, единичным и нулевым входами первого триггера, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения„ в него введены блок синхронизации, блок памяти, блок дешифраторов, четвертый триггер, с первого

1411759 с единичным и нулевым входами четвертого триггера, с единичным входом третьего триггера и с вторым входом элемента И, третий вход которого соединен с выходом блока контроля.

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок контроля содержит первый, второй регистры, первый, второй, третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, с первого по пятый элементы И и элемент И-НЕ, причем вход синхронизации, информационный и управляющий входы блока соединены соответственно с первыми входами первого элемента И и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с вторым входом первого элемента И, вход разрешения блока соединен с входами сброса первого, второго регистров, входы синхронизации первого, второго регистров и первые входы второго, третьего, четвертого, пятого элементов И соединены с выходом первого элемента И, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым информационным входом первого регистра и с первыми входами второго, третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй входы разрешения первого, второго регистров подключены к шине единичного потенци": ала устройства, вторые входы первого, второго, третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами восьмого разряда второго регистра, пятого разряда первого регистра и четвертого разряда второго регистра, выходы второго, третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены . соответственно с входом шестого разряда первого регистра и.с входом пятого разряда второго регистра, с второго по пятый входы второго элемента И соединены соответственно с выходами с первого по четвертый разрядов первого регистра, с второго по пятый входы третьего элемента И соединены с выходами с пятого по восьмой разрядов второго регистра соответственно с второго цо пятый входы четвертого элемента И соединены с выходами с первого по четвертый разрядов второго регистра соответственно, с второго по пятый входы пятого элемента И соепо четвертый сдвиговые регистры, блок удаления бит-стаффинга и блок контроля, причем вход приемника подключен к входу устройства для подклю5 чения информационного выхода первого абонента, выход приемника соединен с информационными входами блока удаления бит-стаффинга, первого, второго сдвиговых регистров и с входом запус- 10 ка блока синхронизации, первый выход которого соединен с входами синхронизации блока удаления бит-стаффинга, первого сдвигового регистра, блока контроля, блока дешифраторов и блока 1 памяти, второй выход блока синхронизации подключен к синхровходу передатчика, информационный вход и выход которого соединены соответственно с выходом элемента ИЛИ и с выходом 20 устройства для подключения информационного входа первого абонента, первый вход элемента ИЛИ соединен с последовательным выходом первого сдвигового регистра, второй вход эле- 25 мента ИЛИ соединен с выходом элемента

И и с единичным входом второго триггера, выход которого соединен с выходом готовности устройства, нулевой вход второго триггера соединен с выхо д0 дом переполнения блока памяти, информационные вход и выход которого являются входом и выходом устройства для подключения соответственно входа и выхода данных второго абонента, вход записи блока памяти соединен с выходом счетчика, выход третьего триггера соединен с входами разрешения блока контроля и блока памяти и с первым входом элемента И, выход

40 третьего сдвигового регистра соединен с первым информационным входом блока дешифраторов и с входом чтения блока памяти, выход четвертого триггера соединен с нулевым входом треть- 45

его триггера и с входами разрешения счетчика и блока удаления бит-стаффинга, выход которого соединен с входами синхронизации второго, третьего, четвертого регистров сдвига, со счетным входом счетчика и с управляющим входом блока контроля, выход второго регистра сдвига соединен с информационным входом четвертого регистра сдвига, последовательный выхОд которого соединен с информационными входами третьего регистра сдвига и блока контроля, второй, третий, четвертый информационные входы блока дешифраторов соединены соответственно с параллельными выходами первого, четвертого регистров и первого триггера, с первого по четвертый выходы блока дешифраторов соединены соответственно динены с выходами с пятого по восьмой разрядов второго регистра соответственно,входы с второго по пятый разрядов первого регистра соединены ( соответственно с выходами с первого по .четвертый разрядов первого регистра, входы шестого и седьмого разрядов первого регистра соединены выходами шестого н седьмого разрядов первого регистра соответственно, вход первого разряда второго регистра соединен с выходом восьмого разряда первого .регистра, входы второго, третьего, четвертого, шестого, седьмого и восьмого разрядов второго регистра соединены соответственно с выходами первого, второго, третьего, пятого, шестого и седьмого разрядов второго регистра, с первого по четвертый входы и выход элемента И-НЕ соединены соответственно с выходами с второго по пятый элементов И и с выходом блока.

3. Устройство по п.1 о т л и ч аю щ е е с я тем, что блок удаления бит-стаффинга содержит счетчик, дешифратор, триггер, элемен- НЕ, с первого по четвертый элементы И, первый второй элементы ИЛИ и элемент И-НЕ, причем информационный вход блока под

11759

1О ключен к первым входам первого, второ го элементов И и через элемент НЕ к первому входу элемента И-НЕ, вход

5 разрешения блока подключен к первому входу третьего элемента И, к второму входу второго элемента И и к первому входу первого элемента ИЛИ, вход синхронизации блока подключен к второму входу первого элемента И, к входу синхронизации триггера, к первому входу четвертого элемента И и к второму входу элемента И-НЕ, выход которо го подключен к второму входу первого элемента ИЛИ, выход которого соединен с входом сброса счетчика, счетный вход которого соединен с выходом первого элемента И, выход счетчика соединен с входом дешифратора, выход которого соединен с информационным входом триггера, единичный и нулевой выходы которого соединены соответственно с вторым входом третьего элемента И и с третьим входом второго рб элемента И, первый, второй входы и выход второго элемента ИЛИ соединены соответственно с выходами второго и третьего элементов И и с вторым вхо-, дом четвертого элемента И, выход которого является выходом блока.

1411759

14) 1759

1411759

Составитель С,Бурухин

Редактор П,Гереши Техред М.Дидык Корректор М,Пожо

Заказ 3663/45

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4