Устройство адресации оперативной памяти

 

Изобретение относится к вычислк тельной технике и может быть использовано в ЭВМ с оперативной памятью, объем которой больше области адресации операндов в системе команд. Цель изобретения - повышение быстродействия устройства при обращении к разным блокам памяти. Устройство адресации оперативной памяти содержит три регистра , два дешифратора, четыре элемента И, элемент ИЛИ, элемент НЕ, блок канальных передатчиков. Повышение быстродействия устройства обеспечивается автоматическим перепрограммированием адресов номеров блоков памяти при чередующемся обращении к различным блокам памяти. 1 ил. с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1417004 (511 4 С 06 F 9/36

31ЕГ. "

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

«7 « ".«»

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4078296/24-24 (22) 16.06.86 (46) 15,08,88, Бюл, И 30 (71) Специальное конструкторско"технологическое бюро Физико-механичес . кого института АН УССР (72) Б.М.Бойчук, Ю,А.Кужелюк и А.А.Лукенюк (53) 681.3(088.8) (56) Патент Великобритании11 2073225, кл. G, 06 F 13/00, 1981.

Авторское свидетельство СССР

11 999054, кл. С 06 F 9/36, 1981 ° (54) УСТРОЙСТВО АДРЕСАЦИИ ОПЕРАТИВНОЙ

ПАМЯТИ (57) Изобретение относится к вычисли тельной технике и может быть использовано в ЭВМ с оперативной памятью, объем которой больше области адресации операндов в системе команд, Цель изобретения - повышение быстродействия устройства при обращении к разным блокам памяти. Устройство адресации оперативной памяти содержит три регистра, два дешифратора, четыре элемента И, элемент ИЛИ, элемент НЕ, блок канальных передатчиков. Повышение быстродействия устройства обеспечивается автоматическим перепрограммированием адресов номеров блоков памяти при чередующемся обращении к различ" ным блокам памяти. l ил.

l 417004

Изобретение относится к вычисли" тельной технике и может быть использовано в ЭВМ с оперативной памятью, объем которой больше области адресацни операндов в системе команд, 11ель изобретения " повышение быстродействия устройства.при обращении к разным б цкем памяти, На чертеже приведена функциональ- 10 ная схема устройства.

Устройство состоит из шины 1 адреса, шины 2 данных, шины 3 управления, блока 4 памяти программ, дешифратора 5, элементов И 6 и 7, регистра 8, элемента И 9, дешифратора 10, блока 11

Канальных передатчиков, элемента

И 12, элемента НЕ 13, элемента ИЛИ 14. регистров 15 и 16, блоков 17 памяти данных. 20

Младшие разряды шины 1 адреса подключены к младшим разрядам адресных входов блока 4 памяти программ и бло" ков 17 памяти дайных, а также дешифратору 5. Старшие разряды шины 1 адреса 25 подключены к информационным входам регистра 15 и входам элемента И 12, выход которого подключен к входам выборки регистра 16, дешифратора 10 и через элемент НЕ 13 к входу выборки ре".30 гистра 15 и входу выборки блока 4 памяти программ. Шина 2 данных подключена к информационным входам регистров 8 и 16, блокам 4 и 17 памяти и выходам блока 11 канальных передатчиков °

Шина 3 управления состоит из нескольких разрядов. Разряд ввод шины 3 подключен к одному из входов элемента И 9. Разряд вывод шины 3 управления подключен к входам элементов

Иби7.

Разряды ввод и вывод шины 3 управления подсоединены соответственно к входам чтения и записи блока 4 памяти программ, блоков 17 памяти, а также к входам элемента ИЛИ 14 выход которого подключен к входам выборки регистров 16 и 15.

Устройство работает следующим образом, Устройство позволяет осуществлять адресацию ячеек памяти путем его предварительного программирования, т,е. указания номера блока памяти и страницы внутри блока, к которой производится обращение ° Обращение к блоку 4 памяти программ производится без предварительного программирования устройства.

k!oMep блока и номер страницы запоминается соответственно н регистрах 8 и 16, Выбор этих регистров осуществляется путем присвоения им условных собственных номеров в системе внешних устройств 3ВМ, использующей данное устройство адресации, Номер поступает по шине 1 адреса на дешифратор 5, который опознает собственный номер регистра 8 или 16 и разрешает прохождение через элемент И б или 7 импульса записи, поступаюшего по линии вывод шины 3 управления, на вход записи регистра 8 или 16. Этим импульсом соответственно записываются поступающие по шине 2 данных номер блока в ре" гистр 8 или номер страницы в регистр 16. Выборка соответствующего блока 17 памяти осуществляется при помощи дешифратора 10, Блок 11 канальных передатчиков с трехстабильным выходом, управляемый сигнал "Ввод" выдает н шину данных информацию с регистра 8 при необходимости контроля его состояния, Иногостабильные регистры 15 и 16 включены таким образом, то при подаче сигналов выборки на их входы выборки регистр 15 разрешает прохождение сигнала с информационных вхоцов на выходы, а на выход регистра 16 поступает информация, записанная н него ранее.

Количество страниц н каждом из блоков памяти определяется количеством старших разрядов шины 1 адреса, заведенных на регистр 15 и элемент

И 12, Например, если к ним подключено два разряда, то каждый из блоков 17 памяти разбит на четыре страницы, Устройство работает следующим образом.

Пример. Пусть каждый из блоков 17 памяти имеет 64 К байт памяти и разбит на 4 страни . памяти, т,е, для адресации страницы используются дна старших разряда шины адреса, Блок 4 памяти программ имеет 48 К байт памяти. Поле адресации условно делится на две зоны: первая составляет 48 К байт, вторая — остальные

16 K байт.

Если адрес требуемой ячейки находится в пределах первой зоны, т.е. хотя бы один из двух стерших ра 3ðÿ1417004 дов кода адреса равен нулю, запрещающий потенциал подается на стробирующий вход дешифратора 10 и этим запрещается выборка блока 17 памяти. Раз5 решающий потенциал с выхода элемента

НЕ 13 подается на вход выборки блока 4 памяти и на вход выборки регистра 15, на второй вход выборки которого через элемент ИЛИ 14 поступает сиг-10 нал с разрядов вывод или ввод шины 3 управления. В этом случае разрешается прямое прохождение информации с входа регистра 15 на его выход. Та" ким образом, два старших разряда По- 15 ступают на адресные входы блоков 4 и 17 памяти через регистр 15, младшие — по шине I а доступ разрешен к блоку 4 памяти программ.

Когда адрес ячейки находится во 20 второй зоне адресного поля, то два старших разряда кода адреса равны единице и разрешающий потенциал на выходе элемента И 12 разрешает прохождение сигнала выборки через дешифратор 10 на вход выборки соответствующего блока 17 памяти, одновременно поступая на второй вход выборки регистра 16. B таком режиме осуществляется выдача на выходы регистра запи- 30 санных в него двух разрядов (номера страницы) . Таким образом, на адресных входах блоков 4 и 17 памяти формируется адрес, старшие разряды которого определяются значением, записанным в регистре 16, а младшие поступают не-. посредственно с шины 1 адреса.

Регистр 15:и блок 4 памяти отключаются от шины 1 адреса путем подачи запирающего сигнала с выхода инвер- 40 тора 13, Адресация поля блока 4 памяти программ осуществляется непосредственно, а поля внутри страницы памяти — кос- 45

J. венно при помощи младших разрядов.

Старшие разряды должны быть всегда равными единице.

Формула из обре тенияб0

Устройство адресации оперативной памяти, содержащее цва дешифратора, два элемента И, первый регистр, выходы которого соединены с информационными входами первого дешифратора,выходы которого образуют группу выходов выбора блоков памяти устройства, группа входов второго дешифратора соединена с двухнаправленной адресной шиной устройства, первый выход второго дешифратора соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с входами Вывод" и Ввод" устройства, выход первого элемента И соединен с входом записи первого регистра, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства при обращениях к разным блокам памяти, в него введены второй и третий регистры, элемент НЕ, элемент ИЛИ, третий и четвертый элементы И, блок канальных передатчиков, информационные входы которого соединены с группой выходов первого регистра а группа выходов соединена с двухнаправленной шиной данных устройства, вьгход второго элемента И соединен с управляющим входом блока канальных передатчиков, информационные входы второго регистра соединены с группой старших разрядов адресной шины устройства, второй выход второго дешифратора соединен с первым входом третьего элемента И, выход которого соединеч с вхоцом записи второго регистра, вход "Вывод" устройства соединен с вторым входом третьего элемента И и первым входом элемента ИЛИ, выход которого соединен с входами выбора второго и третьего регистров, группа старших разрядов шины адреса соединена с входами четвертого элемента И, выход которого соединен с входом разрешения выбора второго регистра стробирующим входом второго дешифратора и входом элемента НЕ, выход которого соединен с входом разрешения выбора третьего регистра и является выходом выбора блока памяти программы устройства,вх.>д "Ввод" устройства соединен с вторым входом элемента ИЛИ двухнаправленная шина данных устройства соединена с информационными входами первого и второго регистров, выходы второго и третьего регистров поразрядно обьединены через монтажное ИЛИ и образуют двухнанаправленную адресную шину старших разрядов блоков памяти устройства, 1417004

Составитель N,,Ñopo÷àí

Техрер Л. Сердк)кова Корректор В. Гирняк

Редактор Е.Конча

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35,. Раушская наб., д. 4/5

Заказ 4066/47

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4