Вычислительная система

 

Изобретение относится к вычислительной технике и позволяет осуществлять параллельную обработку информации в различных специализированных классах задач: решение систем уравнений , быстрое преобразование Фурье и т.п. Цель изобретения - упрощение системы. Цель достигается за счет введения в вычислительную систему, содержащую устройства 16 управления и обработки, выполненные на микропроцессорах , блоков 18, 36, 37 регистрового обмена, соответственно нулевого, первого и второго уровней, управление которыми осуществляется первыми устройствами 16 в соответствующих вычислительных модулях 35 по шинам 11 адреса . В системе может выполняться автоматическая реконфигурация в различные типы систем. 5 ил. а

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1420 01 (51)4 G 06 Р 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABT0PCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (89) BG 35575 (48) 18.12.82 (21) 7772960/24-24 (22) 26.04.83 (31) 56357 (32) 26 ° 04.82 (33) ВС (46) 30.08.88. Бюл. ¹ 32 (71) ВМЕИ "Ленин" (BG) (72) Никола Кирилов Касабов (ВС) (53) 681.325(088.8) (54) ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике и позволяет осущест- . влять параллельную обработку информации в различных специализированных классах задач: решение систем уравнений, быстрое преобразование Фурье и т.п. Цель изобретения — упрощение системы. Цель достигается за счет введения в вычислительную систему, содержащую устройства 16 управления и обработки, выполненные на микропро- цессорах, блоков 18, 36, 37 регистрового обмена, соответственно нулевого, первого и второго уровней, управление которыми осуществляется первыми устройствами 16 в соответствукщих вычислительных модулях 35 по шинам 11 адреса. В системе может выполняться автоматическая реконфигурация в различные типы систем. 5 ил.

1420601

Изобретение относится к вычислительной технике и может использоваться для параллельной обработки информации в различных специализированных классах задач: быстрое преобразование

Фурье, векторные и матричные исчисления, обработка сигналов, получаемых от нескольких источников одновременно в реальном времени, обработка данных, 10 получаемых в результате физических и других испытаний, одновременное управление несколькими связанными между собой объектами, быстрое решение системы дифференциальных и линейных 15 уравнений.

Известна иерархическая вычисли- 1, тельная система, вычислительные модули которой образуют "древовидную" структуру (см. Н.А. Deshmukh, 20

R.Ñ.Scott, P.P.Roberts А hierarchically structured multi-microprocessors system. — Microprocessors and

their applications, 9 13, 1979, рр. 317-327). 25

Наиболее близким по технической сущности к изобретению является иерархическая вычислительная система, содержащая группу вычислительных модулей, каждый из которых содержит груп- 30 пу устройств управления и обработки и запоминающее устройство, причем в каждом вычислительном модуле группы, входы-выходы команд устройств управ-, ления и обработки группы соединены с информационным входом-выходом запоминающего устройства (см. патент США и 4245306, кл. G 06 F 15/16 (НКИ

364/200), опубл. 1981).

Недостатками известных систем яв- 4р ляется сложная организация управления и межмодульных связей в таких системах и сложность реконфигурации этих систем.

Цель изобретения — упрощение сис45 темы, Поставленная цель достигается введением в систему блоков регистрового обмена с соответствующими связями, простота организации управления которыми позволяет упростить всю систему в целом.

На фиг.1 приведена структурная схема устройства управления и обра. ботки, блоковая схема микропроцессорного модуля", на фиг.2 — структурная схема вычислительного модуля (SIMDс типа), на фиг.3 — структурная схема блока регистрового обмена; на фиг.4 пример иерархической вычислительной системы, на фиг.5 — пример вычислительной системы, выполненной на шестнадцати вычислительных модулях с четырьмя устройствами управления и обработки каждый.

Устройство 16 управления и обработки (фиг.1) содержит микропроцессор

1, блок 2 оперативной памяти, блок 3 программируемого параллельного интерфейса, который соединен через входвыход 4 с внешними источниками данных системы, а через вход-выход 4 обмена с внутренними источниками данных системы, блок 6 программируемого последовательного интерфейса, который соединен через вход-выход 7 с внешними источниками данных системы, вход-выход 8 команд, шину 9 данных, буфер 10 данных, шины адреса 11 и управления

12, вход 13 тактирования, вход 14 задания режима ожидания и блок 15 постоянной памяти.

Вычислительный модуль 35 (фиг.2) содержит группу устройств 16 управления и обработки, общую магистраль

17 команд, блок 18 регистрового обмена, шины 19 данных, блок 20 постоянной памяти, блок 21 оперативной памяти, блок 22 ввода-вывода, блок 23 останова, вход 24 разрешения обмена блока 18.

Блок 18 регистрового обмена (фиг.3) содержит N регистров 25, узел 26 управления коммутацией, при помощи которого разряды входа 27 адреса в ко" личестве log .(И + 1) подключает по-: средством выходов У „У, ° ° °, У r узла 26 входы и выходы регистров 25, причем первый выход У1 узла 26 подсоединен к управляющему входу ключа 28, который соединяет выход первого регистра 25 с входом второго регистра 25, второй выход У подсоединен к ключу 29, который соединяет выход третьего регистра 25 с входом второго регистра 25 и т.д. N-3-й выхоц У,1 подключен к ключу 30, который соединяет выход первого регистра

25 с входом предпоследнего регистра

25, выход У подключен к ключу 31, соединяющему N-й и (N-1)-й регистры

25, а выход У подключен к ключу

32, соединяющему первый с последним, регистры 25, причем все регистры 25 поцключаются через информационный вход-выход 33 к устройствам 16 посредством их входа 5, а первый ре20601 4

3 14 гистр 25 имеет и дополнительный ин-гформационный вход-выход 34.

Иерархическая вычислительная система (фиг.4) состоит из нескольких вычислительных модулей 35, подсоединенных к нескольким блокам 18, причем входы-выходы 34 первых регистров.

25 в определенном количестве модулей

35 соединены с блоками 36 регистрового обмена первого уровня, входы 27 адреса которых соединены с шинами 11 первых устройств 16 первого модуля

35 в группе, входы-выходы 34 первых регистров 25 блоков 36 регистрового обмена первого уровня подсоединены по группам к блокам 36 регистрового обмена второго уровня, входы адреса которых соединены с шинами 11 адреса того устройства 16, шины 11 которого подключены к первому блоку 36 первого уровня и т.д. На последнем иерархическом уровне связи между устройствами 16 находится единственный блок

37 регистрового обмена, входы адреса которого соединены с шинами адреса первого устройства 16 первого модуля 35. В этом случае в адресном пространстве первого микропроцессора t должны содержаться и адресы управления обменом в блоках регистрового обмена каждого из уровней — от нулевого до последнего, в то время как остальные устройства 16 располагают меньшим количеством таких адресов.

Вычислительная система (фиг.5) состоит из шестнадцати вычислительных модулей 35, по четыре устройства 16 в каждом, которые обозначены от M-0 до М-63, причем каждый блок регистрового обмена нулевого 18 первого 36 и второго 37 уровней имеет по четыре регистра 25, обозначенных R-О, R-4, R-60. Эти номера соответствуют номерам устройств всей системы, Управление блоками 36 и 37 осуществляется шинами адреса первых микропроцессоров 1,в группе системы этого типа можно проектировать с различным количеством устройств 16 в модулях 35 и с различным количеством регистров

25 в блоках 18, 36, 37. Минимальное количество устройств 16 в модуле 35 равно двум. Регулярная структура получается, когда все модули 35 имеют по два устройства каждый блок регистрового обмена по два регистра. В этом случае количество уровней составляет

1од И. Связи в системах этого типа подобны "древовидной" структуре °

Вычислительный модуль 35 работает следующим образом.

Все микропроцессоры 1 стартуют при одном и том же начальном адресе, находящемся в их программных счетчиках — адрес первой инструкции программы, записанной в блоке 20 постоянной памяти. Все микропроцессоры 1 адресуют одну и ту же инструкцию, но только первый микропроцессор 1 действительно считывает ее с блока 20, причем код инструкции попадает посредством магистрали 17 во все микропроцессоры 1, так как буферы 10 открыты. В случаях, когда в инструкции есть адрес операнда блока 2 оперативной памяти 2, каждый микропроцессор 1 выполняет эту инструкцию с данными, находящимися по этому адресу в его блоке 2 и тогда буфер 10 выключается, в результате чего связь между маги25 стралью 17 и внутренней шиной 9 данных не существует. Каждое устройство

16 выполняет инструкцию в качестве самостоятельного микрокомпьютера. По выполнении определенного количества инструкций возможно возникновение необходимости в обмене данными между устройствами 16. Это достигается следующим образом. Каждый микропроцессор

1 направляет свои данные через выход

5 обмена в соответствующий ему регистр 25 блока 18. Это осуществляется параллельно при одинаковой последовательности инструкций (подпрограммы), после чего выполняется фиктивная ин40 струкция (например, какое-нибудь срав нение, не изменяя содержание ячеек памяти), адрес которой дешифрируется логикой блока 23 останова и передается сигнал "Стоп" входам 14 задания режима ожидания микропроцессоров 1, передается и адрес аналогичным образом, при помощи которого снова разрешается через блок 23 обмен в блоке 18 .после этого первый микропроцессор 1

50 читает и "выполняет" фиктивные инструкции, адреса которых являются кодами обмена в блоке 18 до получения необходимого перемещения данных в регистрах 25. Следует принять меры, чтобы фиктивные инструкции не изменя55 ли данные в первом микропроцессоре 1, а если это не представляется возможным заранее сохранить код условия.

Желательно, чтобы эти фиктивные ин1234... N

2314... N 35

12, . . N-1, N ,в,. = 1

23...N,1, 234...N,N где на верхней строчке находятся по- 40 рядковые номера регистров 25, принимающие содержание соответствующих им регистров 25 на нижней строчке. Существуют алгоритмы и программы обнару- . жения разложения произвольного преоб- 4 разования обмена между всеми N-регистрами в последовательности во, в,, в -базовых преобразований. Так, например, если необходимо, чтобы четвертое устройство 16 направило содержание в первое, второе и третье устройства 16, а также, чтобы приняло данные от первого устройства 1, а адреса, по которым реализуются трансформации в, в. э в, вз, в представляют собой соответственно 80, 81, 82, 83, 84, причем выключение микропроцессоров 1 производится адресом

А73 (все адреса шестнадцатиричные) 123...N-1 N

5 142060 струкции были короткими с целью быстрого осуществления предусмотренного обмена. После этого все микропроцессоры 1 подключаются либо с тем же 5 адресом, на котором они остановлены благодаря триггерам в блоке 23, либо возможно применение другого способа, при котором выполняют подпрограмму чтения данных длиной в одно слово с их регистров через вход-выход 5 блока 3. Затем можно приступить к выполнению последующей инструкции или снова произвести обмен. Данные в блоках

2 каждого устройства 16 могут поступать извне параллельно посредством входов-выходов 4, их можно перенести и с общего блока 21 оперативной памяти через магистраль 17 команд, причем во время переноса к одному устройству 16 могут поступать и последовательные данные через входы/выходы 7 блока 6. Тактирование осуществляется от общего тактового генератора системы по входам 13 ° 25

Блок 18 регистрового обмена работает следующим образом.

При паредаче определенного кода по входу 27 адреса реализуется одно из укаэанных ниже преобразований обмена между регистрами 25:

1 2 ... N .123...N о и

° ° °

1 6 необходима следующая последовательность инструкций, выполняемая первым устройством 16 (N = 4, содержание устройств 16, подлежащее обмену, находится в соответствующих им регистрах): ФК81, ФК84, ФК83, так как необходимый обмен можно представить при помощи преобразования 1234, 4441, которое представляется последовательностью в, в, в1. Предварительно передается инструкция ФКА73, где ФК— код фиктивной инструкции (инструкция, которая существует, но не вызывает никакого осмысленного действия с точки зрения крайнего результата). В случае если преобразование является перестановкой, ее выполнение будет длиться не более М вЂ” 1, для чего существует простая аналитическая формула и соответствующая программа.

Вычислительная система (MSIMD-типа) работает следующим образом.

Каждый вычислительный модуль 35 (ЦХМВ-система) выполняет свою программу, которая, в частности, может совпадать с программой другого модуля 35 °

При необходимости все устройства 16 в системе могут обмениваться данными произвольным способом, т,е. описанным при помощи произвольного преобразования всех элементов — устройств, причем обмен осуществляется следующим образом. Необходимое преобразование (примем, что это перестановка)

P разлагается в произведение циклов (12), (123), ... (12...N), где N— общее количество устройств 16 в системе, после чего циклы реализуются последовательно, совершая параллельные базовые перестановки в блоках 36 регистрового обмена. Так, например, если для системы (фиг.5) необходимо произвести перестановку р = (О 2 4 ...

242613 .... 25 2728 29 ... 5354), заданную в качестве одного цикла, а не в качестве изображения с двумя строчками, ее можно разложить посредством стандартного действия в произведение (О 1 2 ... 25 26) ° (О 1 2

53 54). Первая перестановка реализу- . ется в течение трех тактов (за один такт реализуется одна базовая перестановка). В первом такте реализуются параллельно перестановки (О 1 2 3), (4 5 6 7), (8 9 10 11), (12 13 14 15), (16 17 18 19), (20 21 22 23), (24 25 26) — блоках 18 регистрового обмена нулевого уровня. Во втором

7 14206 такте реализуются параллельно перестановки (О 4 8 12), (16 20 24), которые реализуются в блоках 18 регистрового обмена первого уровня. В тре5 тьем такте реализуется перестановка второго уровня (О 16), причем цифрами обозначены номера регистров в бло ках 18 различных уровней, соответствующих этому устройству 16 всей системы. Вторая перестановка реализуется также в течение трех тактов, причем при первом такте реализуются все полные циклы от (О 1 2 3) до (48 49 50 51), как и цикл (52 53 54). 15

Во втором такте параллельно реализуются циклы (О 4 8 12), (16 20 24 28), (32 36 40 44), (48 52), а в третьем такте — перестановка (О 16 32 48), Вся перестановка р реализуется в те- 20 чение 6 тактов.

Вычислительные системы могут быть созданы при помощи различных микропроцессорных наборов с сохранением предлагаемой организации. 25

При наличии блока 15 постоянной памяти в устройстве 16, который подключен к локальному адресному пространству устройства, система (фиг.2) превращается в систему типа SIMD/

/MIMD, т.е, в ней становится возможной функциональная реконфигурация от одного типа в другой только зависимости от адреса, находящегося в программном счетчике микропроцессора 1 этого устройства 16. Если он адресует программу, находящуюся в этом блоке 15, то устройство 16 действует самостоятельно и независимо от остальных (это MIMD-система). Возможно, 40 чтобы в данный момент некоторые из устройств 16 системы (фиг.2) действовали по собственным программам, а другие выполняли общую программу, записанную в общем блоке 21 оперативной 4 памяти. Переключение одного устройства 16 от собственной к общей .программе происходит, когда в собственной программе выполнится переход к адресу, находящемуся вне локального адресного пространства этого устройства .16, а в этом адресе находится

"общая" инструкция по выполнению не, сколькими устройствами. Функциональное реконфигурирование, которое осу55 ществляется автоматически, представляет собой существенное преимущество изобретения, тем более, что реализование его осуществляется просто. Эта

01 8 возможность расширяет круг использования изобретения в различных целях, с его помощью возрастает быстродействие и достигается экономия памяти системы.

Таким образом, наличие блока 15 в устройстве 16 дает возможность иерархической вычислительной системе, спроектированной как MSIMD-система, при выполнении программ автоматически реконфигурироваться функционально в

MIMD-, в SIMD- или в MIMD-систему.

Это повышает эффективность вычисле1 ний, так как в некоторых задачах возможный параллеллизм при решении их недостаточен для нагрузки всех устройств 16. В таком случае часть устройств работает по своим программам.

Формула изобретения

Вычислительная система, содержащая группы вычислительных модулей 35,, каждый из которых содержит группу устройств 16 управления и обработки и запоминающее устройство 20, 2 1, причем в каждом вычислительном модуле

35 группы входы-выходы команд устройств 16 управления и обработки группы соединены с информационным входом-выходом запоминающего устройства 20, 21, отличающаяся тем, что, с целью упрощения системы, в каждый вычислительный модуль 35 группы введены блок регистрового обмена 18 и блок останова 23, причем в каждом вычислительном модуле 35 группы первый информационный вход-выход блока регистрового обмена 18 является входом-выходом обмена вычислительного модуля 35, с второго по (р+1)-й информационный входы-выходы (р — количество устройств управления и обработки в группе) и с первого по р-й входы управления обменом блока регистрового обмена 18 подключены к входам-выходам обмена и выходам управления обменом с первого по р-е устройств управления и обработки 16 группы соответственно, выход адреса первого устройства 16 управления и обработки группы является выходом адреса обмена вычислительного модуля

35 и соединен с входами адреса запоминающего устройства 20, 21, блока регистрового обмена 18 и блока останова 23, выходы которого подключены к входам задания режима ожидания со9 1 20601 о ответствующих устройств 16 управле- Формационные входы-выходы которых ния и обработки группы и к входу раз- подключены к первым информационным решения обмена блока регистрового об- входам-выходам блоков регистрового мена 18, кроме того в систему введе- обмена 36 (м-2)-й группы, остальные ны и групп блоков регистрового обмена информационные входы-выходы каждого (где n — количество иерархических иэ которых подключены к входам-выхоуровней в системе), информационные дам обмена вычислительных модулей 3. входы-выходы блока регистрового об- соответствующих групп, выходы адресамена 37 и-й группы (м = 1, ..., п) 1О обмена первых вычислительных модуподключены к первым информационным лей 35 групп подключены к входам ад-. входам-выходам, блоков регистрового реса блоков регистрового обмена 36 обмена (м-1)-й группы, остальные ин- и 37 соответствующих групп.

1420601

ä èå. Х

Корректор А. Обручар

Заказ 4331/54

Тираж 704

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Редактор Н,Киштулинец

Составитель А.ушаков.

Техред И.Ходанич