Однородная вычислительная система

 

Изобретение относится к вычислительной технике и предназначено для построения высокопроизводительных вычислительных систем, в частности управляющих систем, работающих в реальном масштабе времени.Цель изобретения - расширение функциональных возможностей и упрощение структуры микропроцессорных систем. В состав процессорного модуля системы, состоящей из однотипных процессорных модулей и однотипных модулей управления , вводится постоянное запоминающее устройство (ПЗУ), на выходе которого формируются сигналы микроопераций , поступающие на управляющие входы всех блоков модуля, участвующих в непосредственной передаче и обработке данных. Вход ПЗУ через дещифратор связан с управляющей птной мо дуля, являющейся фактически адресной частью ПЗУ и выходами распределителя импульсов. Разрядность кодов ПЗУ превосходит разрядность управляющей шины , чем достигается возможность увелччения числа микроопераций, обеспечения параллели на их вьшолнения и организации любой последовательности сл их реализации. Несколько процессорных модулей, реализующих одновременно различные алгоритмы, могут объе.циняться своими управляющими щинами с соответствующим выходом одного модуля управления, что приводит к эконою мии числа модулей управления. 1 з.п. сл ф-лы, 4 ил. 1 СП оо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (50 4 G 06 F 15/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ г, :

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,:; ..

Д г3 юО.

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ модулей и однотипных модулей управления, вводится постоянное запоминающее устройство (ПЗУ), на выходе которого формируются сигналы микроопераций, поступающие на управляющие входы всех блоков модуля, участвующих в непосредственной передаче и обработке данных. Вход ПЗУ через дешифратор связан с управляющей шиной мо дуля, являющейся фактически адресной частью ПЗУ и выходами распределителя импульсов. Разрядность кодов ПЗУ превосходит разрядность управляющей шины, чем достигается возможность увеличения числа микроопераций, обеспечения параллели на их выполнения и организации любой последовательности их реализации. Несколько процессорных модулей, реализующих одновременно различные алгоритмы, могут обьединяться своими управляющими шинами с Я соответствующим выходом одного модуля управления, что приводит к эконо- р мии числа модулей управления, 1 э.п. ф-лы, 4 ил.

СЛ (21) 3815985/24-24 (22) 20,08.84 (46) 07,12.86. Бюл. У 45 (72) В.Н.Кондратьев и Б.А,Логунов (53) 68 1.325(088 ° 8) (56) Евреинов Э.В., Прангишвили И.В.

Цифровые автоматы с настраиваемой структурой. — М.: Энергия, !974, с.135 " !39.

Авторское свидетельство СССР

У 674025, кл. G 06 F 15/16, 1975. (54) ОДНОРОДНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике и предназначено для построения высокопроизводительных вычислительных систем, в част" ности управляющих систем, работающих в реальном масштабе времени, Цель изобретения — расширение функциональных возможностей и упрощение структуры микропроцессорных систем. В состав процессорного модуля системы, состоящей из однотипных процессорных

„„SU., 1275458 А 1

1275458

Изобретение относится к вычислительной технике, а именно к микропроцессорным системам .для обработки данных по нескольким программам, и может быть использовано при разработке 5

БИС, предназначенных для построения высокопроизводительных вычислительных систем, в частности управляющих систем, работающих в реальном масштабе времени.

Повышение производительности вычислительных сис1ем требует максимального распараллеливания вычислительного процесса, что приводит к созданию микропроцессорных систем с большим числом процессорных элементов.

Цель изобретения — повышение производительности системы за счет децентрализации управления, что обеспечивает организацию большего числа микроопераций, параллелизма их выполнения в процессорных модулях и реализации их в любой временной последовательности, а также упрощение структуры микропроцессорной системы.

На фиг.l представлена структурная схема процессорного модуля; на фиг.2структурная схема модуля управления; на фиг.3 — соединение модулей в системе; на фиг,4 — структурная схема блока формирования рабочего цикла.

Процессорный модуль (фиг.l) содержит регистр 1 микрокоманды, дешифратор 2, блок 3 постоянной памяти, 35 арифметическо-логическое устройство

4, буферный регистр 5, сдвигатель 6, регистр 7 состояний, блок 8 оперативной памяти, регистр 9 результата, блок 10 формирования рабочего цикла, 40 устройство 11 обмена информации с двунаправленными информационными шинами 12, управляющую шину 13 и внутренние информационные шины 14 — 16.

Вход регистра 1 соединен с управ- 45 ляющей шиной 13. На регистре l в течение выполнения операций хранится соответствующая микрокоманда, выход регистра соединен с входом дешифратора 2, подключенного своим выходом 50 к части входов блока 3 постоянной памяти, остальные входы которого соединены с выходами блока 10. Соответствующие выходы блока 3 постоянной памяти соединены с управляющими вхо- 55 дами арифметико-логического устройства 4, буферного регистра 5, сдвигателя 6, регистра 7 состояний, блока 8 оперативной памяти, регистра 9 результата, устройства ll обмена информацией и первым управляющим входом блока 10, управляющий выход кото- рого подключен к управляющему входу регистра I. Один иэ выходов блока 8 оперативной памяти и выходы регистров 9 и 7 объединены информационной шиной 14 с входами устройства 11 обмена информацией и арифметическо-логического устройства 4.

Входы блока 8 и регистров 9 и 7 объединены информационной шиной 15 с выходами устройства 11 и сдвигателя 6, входы которого через буферный регистр 5 подключены к выходу устройства 4 ° Второй вход устройства 4 для поступления второго операнда под» ключен информационной шиной 16 к второму выходу блока 8 (первый операнд поступает по шине 14).

Арифметическо-логическое устройство 4 соединено входами и выходами переноса с двунаправленными выводами 17 и 18 модуля соответственно, причем вход переноса подключен к одному иэ сдвиговых выводов сдвигателя 6, второй вывод которого соединен с одним из входов устройства 4, где он объединяется с выходом переноса. Цепью

19 устройство 4 соединено с вторым управляющим входом блока 10. Устройство ll для каждой из двунаправленных шин 12 имеет по два двунаправленньгх вывода 20 и 21 модуля соответственно. Кроме того, устройство 11 подключено цепью 22 к третьему управляющему входу блока 10,который соединен с входом 23 модуля. Определенные разряды блока 3 постоянной памяти соединены с двунаправленными выводами 24 модуля ° Сигналы на этих выводах используются для взаимной синхронизации процессорных модулей,обьединенных с целью расширения разрядности в один процессорный блок, причем выводы 24 указанных модулей соединяются в одну точку для образования функции "Проводное И". Единичный сигнал в этой точке является общим стробирующим импульсом для микроопераций, требующих одновременного выполнения в указанных модулях.

В состав арифметическо-логического устройства 4 включены узел асинхронного переноса и узел расширения разрядности. Использование узла асинхронного переноса позволяет фиксиро- .

1275458 вать момент окончания арифметической операции в каждом модуле (прохождение переноса), независимо от остальных процессорных модулей. Сигнал об окончании операции по цепи 19 передается в блок 10. Узел расширения разрядности предназначен для сопряжения устройств 4 в различных модулях одной группы, работающих со словами, разрядность которых превосхо- 10 дит разрядность одного процессорного модуля, во время арифметических и сдвиговых операций. Дпя выделения в укаэанной группе модуля с самыми старшими разрядами используется один 15 из выходов блока постоянной памяти, соединенный цепью 25 с соответствую" щим входом узла расширения разрядности устройства 4 данного модуля, состояние входов которого устанавлива- 20 ется отличным от состояний входов всех остальных модулей группы и служит идентификатором операций, выполнение которых в старших разрядах отличается от выполнения в оставшихся разрядах. В этом же узле происходит объединение в одну цепь сигналов выхода переноса" из старшего разряда каждого модуля и выдвигаемых разрядов при сдвиге влево, поступающих из 30 сдвигателя 6. Последний кроме операций сдвига, вырабатывает также признаки контролируемых состояний, таких как "Переполнение", "Знак", "Ноль результата" и т.д., которые по д шине 15 могут быть переданы в регистр 7, а также далее, по шине 14 через устройство 11, на общую для нескольких процессорных модулей магистраль. Поскольку устройство 4 са- 10 мо не содержит запоминающих элементов, то для временного хранения полученных в нем результатов используется регистр 5.

Устройство 11 состоит из одного или нескольких идентичных блоков обмена информацией, соединенных со своими двунаправленными шинами 12, и соответствующих им узлов автономного управления информацией, которые уп- g0 равляют асинхронным приемом и выдачей информации через блоки обмена в соответствии с управляющими сигналами из блока 3 постоянной памяти. Каждый блок обмена через узел автоном- у ного управления обмена подключен к выводам 20 и 21, через первый из которых вводится или выводится признак о наличии информации на соответствующей шине 12, а через второй соответственно вводится или выводится признак окончания обмена информацией.

Во время приема информации при наличии соответствующего признака на выводе 20 узел автономного управления обменом вырабатывает сигнал, открывающий вентили передачи информации в блоке обмена иэ соответствующей шины !2 во внутреннюю шину 15 до момента поступления сигнала окончания приема с вывода 21. При выдаче информа" ции узел автономного управления фор-мирует соответствующий признак на вывод 20, открывает вентиль в блоке об" мена, пропускающем информацию иэ.шины 14 в соответствующую шину 12, после чего вырабатывает признак окончания, поступающий на вывод 21.

Блок 10 представляет собой распределитель импульсов, работающий от управляемого генератора импульсов, условия генерации которого состоят в прохождении сигнала запуска по входу

23 и отсутствии операций обмена в устройстве 11. Сигнал приема нового управляющего слова в регистр 1 по шине 13 организуется в блоке 10 после прохождения последнего импульса в распределителе импульсов при неарифметических операциях или после прихода сигнала окончания арифметической операции по цепи 19 из устройства 4. Распределитель импульсов имеет

/управляющий вход, соединенный с выходом определенных разрядов блока 3 по-.1 стоянной памяти, который в. зависимости от выполняемой операции может управлять длительностью рабочего цикла и изменить порядок следования импульсов в распределителе. Соединения выходов блока 10 с выходами блока 3 постоянной памяти„ состояние остальных входов которого определяется управляющим словом, дает возможность путем программирования блока постоянной памяти организовать реализацию любых последовательностей наборов микроопераций, которые заложены в структуру блоков 4 — 9 и 11 и связанных между ними.

Модуль микропрограммного управления (фиг.2) содержит счетчик 26 адреса, дешифратор 2?, блок 28 постоянной памяти, регистр 29 обратной связи, блок 30 местного управления и входную 31, выходную 32 и внутреннюю

5 12754

33 информационные шины. Первый вход счетчика 26 соединен с шиной 31, вто10

45 рой вход соединен шиной 33 с первым выходом регистра 29. Выход счетчика

26 соединен с входом дешифратора 27, выход которого — с входом блока 28 постоянной памяти, выход последнего— с входом регистра 29, второй выход которого соединен с выходной шиной

32. Управляющие выходы блока 30 соединены с управляющими входами счетчика 26 и регистра 29. Кроме того, два выхода блока 30 подключены к выводам 34 и 35 модуля микропрограммного управления, первый из которых вырабатывает сигнал запуска, используемый в процессорном модуле, а второй — сигнал готовности, разрешающий прохождение информации по шине

31 на вход счетчика 26. Один из входов блока 30 соединен цепью 36 с определенными разрядами с выхода блока постоянной памяти для органиэации команд или микрокоманд передач управления, при которых информация из регистра 29 передается в счетчик 26.

Для подобной цели служит и вход блока 30, связанный с внешним выводом

37, на который могут поступать сигналы прерывания.

При отсутствии прерываний или передач управления адрес новой команды или микрокоманды формируется на счетчике 26 сложением его содержимого с единицей в младшем разряде по соответствующему сигналу из блока 30. IIoлученный адрес через дешифратор 27 поступает в блок 28 постоянной памяти, где на выходе получается команда или микрокоманда, поступающая на регистр 29 и далее на шину 32, после чего блок 30 вырабатывает сигнал запуска на выводе 34, Поступление новой информации на вход счетчика 26 по шине 31 возможно лишь при наличии сигнала готовности на выводе 35, который блок 30 формирует при определенном коде на выходе блока пос" тоянной памяти, При передаче управления или прерывании код с регистра

29 не передается на шину 32, а по соответствующему сигналу из блока 30 его адресная часть передается по шине 33 на вход счетчика 26.

На фиг.3 представлена схема, состоящая иэ нескольких процессорных модулей 38 и модуля 39 микропрограммного управления. Несмотря на то, что

58 б модули 38 могут реализовать соответственно различные алгоритмы, управляющая шина 13 их, получающая информацию от шины 32 модуля 39, выполнена общей для процессорных модулей, так как фактические микрооперации в этих модулях определяются в их собственных блоках постоянной памяти.

Блок формирования рабочего цикла (фиг.4) содержит узел 40 управления пуском, состоящий из генератора 41 импульсов, трехвходового элемента

И 42, триггера 43 запуска, элемента

ИЛИ 44, регистр 45 режимов работы, распределитель 46 импульсов, элементы И, 2И-ИЛИ, ЗИ-ИЛИ анализа разрядов распределителя импульсов и элемент 2И-ИЛИ разрешения выборки. Генератор импульсов через элемент И 42 подключен к входу распределителя импульсов и при чаличии разрешения на втором и третьем входе элемента И 42 импульса с соответствующих разрядов распределителя импульсов поступает в блок 3 постоянной памяти, Разре шение на второй вход элемента И 42 поступает с первого входа разрешения при отсутствии внешнего обмена через блок 11. Разрешение на третий вход элемента И 42 поступает с единичного выхода триггера запуска, который запускается от входа 23 устройства.

Сигнал "Конец арифметической операции" через второй разрешающий вход блока поступает на вход элемента ИЛИ и через него на входы установки "0" триггера 43 запуска и регистра 45 режимов работ, тем самым блокируя выдачу сигналов в блок 3 и обнуляя регистр 45. Одновременно этот же сигнал поступает на вход схемы" совпадения элемента 2И-ИЛИ 50, разрешая при поступлении в регистр 45 признака арифметической операции выборку следующего управляющего слова.

Блокирование распределителя импульсов и обнуление регистра 45 возможно и при поступлении на вход элемента ИЛИ сигнала с последнего разряда распределителя, который одновременно поступает и на вход схемы совпадения элемента 2И-ИЛИ 50, разрешая при поступлении в регистр 45 признака неарифметической операции выборку следующего управляющего слова.

Входы регистра 45 режимов работы подключены к соответствующим выходам блока 3, а выходы, кроме элемен7 1275 та 2И-ИЛИ 50, — к входам схем совпадения элементов И 47, 2И-ИЛИ 48, ЗИ-ИЛИ 49 анализа разрядов распределителя импульсов: безусловной передачи управления, прерываний условной передачи управления, увеличения на

"1" счетчика команд.

В зависимости от наличия тех или иных признаков на выходах .регистра режимов работы распределитель им- !О пульсов вырабатывает ту или иную последовательность импульсов с соответствующих разрядов, что позволяет формировать рабочий цикл устройства в зависимости от решаемых эадач, 15 формулаиэобретения

1. Однородная вычислительная система, содержащая N процессорных моду- 20 лей и центральный модуль микропрограммного управления, причем каждый процессорный модуль содержит арифметическо-логическое устройство, сдвигатель, буферный регистр, регистр 25 результата, регистр состояний, блок оперативной памяти, регистр микрокоманды, дешифратор, блок обмена информацией, блок формирования рабочего цикла, причем информационный вход 30 регистра микрокоманд является входом управляющей шины процессорного модуля, выход регистра микрокоманд подключен к входу дешифратора, первый информационный выход блока оператив- 3> ной памяти, выход регистра результата и выход регистра состояний подключены через выходную внутреннюю

Ь шину данных к информационному входу блока обмена информацией и к входу первого операнда арифметическо-логического устройства, информационные входы блока оперативной памяти, регистр результата и регистр состояний подключены через входную внутреннюю 4g шину данных к информационным выходам блоков обмена информацией и сдвигателя, информационный вход которого, через буферный регистр подключен к выходу результата арифметическо-ло- 5Q гического устройства, вход второго операнда арифметическо-логического устройства подключен к второму информационному выходу блока оперативной памяти, информационный вход-вы- у ход блока обмена информацией является одноименным входом-выходом процессорного модуля, входы-выходы призна458 8 ка начала и признака окончания блока обмена информацией являются одноименными входами процессорного модуля, выход признака отсутствия обмена блока обмена информацией подключен к входу разрешения запуска блока формирования рабочего цикла, вход сброса которого подключен к выходу признака окончания операции арифметикб-логического устройства, входы-выходы старших и младших разрядов переноса которого являются одноименными входами-выходами процессорного модуля, вход запуска которого соединен с одноименным входом блока формирования рабочего цикла, выход разрешения выборки которого подключен к входу синхронизации регистра микрдкоманды, вход переноса и выход переноса сдвигателя подключены к входам-выходам младших и старших разрядов арифметико-логического устройства соответственно, входы запуска процессорных модулей соединены с выходом разрешения центрального блока микропрограммного управления, информационные входы-выходы процессорных модулей обраг зуют шину данных системы, вход-выход переноса старшего разряда i-го процессорного модуля подключен к входувыходу переноса младшего разряда

i+1-го процессорного модуля (i=l

N), вход-выход переноса старшего разряда N-го процессорного модуля подключен к входу-выходу переноса младшего из разрядов первого процессорного модуля, входы-выходы признаков начала передачи и окончания передачи процессорных модулей соответственно объединены, вход запуска и вход инструкции центрального блока микропрограммного управления являются одноименными входами системы, о т— л и ч а ю щ а я с я тем, что, с целью повышения производительности системы за счет децентрализации управления, в каждый процессорный мо- дуль введен блок постоянной памяти, адресные входы первой и второй групп блока постоянной памяти подключены к выходам дешифратора и выходам тактовых последовательностей блока формирования рабочего цикла, соответствующие выходы блока постоянной памяти подключены к входам синхронизации регистров состояний результата, к входам режимов работы сдвигателя, арифметико-логического устройства, 9 12 блока оперативной памяти, блока обмена информацией, блока формирования рабочего цикла и к выходам признаков работы процессорного модуля, выходы признаков работы процессорных модулей поразрядно объединены и подключены к адресным входам третьей группы входов блоков постоянной памяти процессорных модулей, входы управляющих шин процессорных модулей поразрядно объединены и подключены к выходу инструкций блока микропрограммного управления.

2, Система по п.1, о т л и ч а ющ а я с я тем, что блок формирования рабочего цикла содержит регистр

I режимов работы, распределитель импульсов, элемент И, два элемента

2И-ИЛИ, элемент ЗИ-ИЛИ и узел управления запуском, который содержит генератор импульсов, триггер пуска, элемент И, первый и второй входы которого подключены к входам генератора импульсов и триггера пуска соответственно, элемент ИЛИ, выход которого подключен к входам сброса триггера пуска и регистра режимов работы третий вход элемента И узла управления запуском, вход установки триггера пуска и первый вход элемента ИЛИ являются входами разрешения запуска, запуска и сброса . блока соответственно, информационный вход регистра

75458

10 режимов работы и выходы распределителя импульсов являются входом режимов работы и выходами тактовой последовательности блока соответственно, выход второго элемента 2И-ИЛИ является выходом разрешения выборки блока,выход элемента И подключен к входу тактирования первой секции распределителя импульсов, выход переноса кото1О рой подключен к первым входам элемента И блока и элемента 2И-ИЛИ, выход элемента -И блока подключен к входу тактирования второй секции распределителя импульсов, выход переноса ко15 торой подключен к второму входу первого элемента 2И-ИЛИ, выход которого подключен к входу тактирования третьей секции распределителя импульсов, выход переноса которой подключен к первому входу элемента ЗИ-ИЛИ, выход которого подключен к входу тактирования четвертой секции распределителя импульсов, выход переноса которой соединен с первым входом второго элемента 2И-ИЛИ и с вторым входом элемента ИЛИ, второй вход второ" го элемента 2И-ИЛИ соединен с входом сброса блока, выходы соответствующих разрядов регистра режимов работы подключены к второму входу элемента И блока, третьему и четвертому входам первого и второго элемента 2И-ИЛИ и к второму по шестой входам. элемента ЗИ-ИЛИ.

1275458

)275458

Составитель В.Сычев

Редактор И,Дербак Техред H,Ïîïoâè÷ Корректор С.Шекмар

Закаэ 6563/42 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д,4/5

Проиэводственно-полиграфическое предприятие,г.Ужгород,ул.Проектная,4